2D 반도체 — 그래핀의 배신과 '실리콘 이후'의 진짜 후보

껐는데 5분의 1

2010년의 한 논문이 그래핀 트랜지스터의 형편을 이렇게 적었습니다. 채널 위쪽에 게이트를 얹은 그래핀 트랜지스터는 제대로 꺼지지 않고, 켰을 때와 껐을 때의 전류 비가 대체로 5쯤이라는 것입니다. 그 논문이 딛고 선 당시의 형편입니다 (arXiv:1001.3915).

트랜지스터는 전기로 켜고 끄는 아주 작은 스위치입니다. 전류가 지나가는 길인 채널 위에 얇은 막을 사이에 두고 게이트를 얹고, 게이트에 거는 전압으로 채널을 열고 닫습니다(「트랜지스터는 스위치다 — 전기로 여닫는 아주 작은 수도꼭지」). 채널의 재료는 조건에 따라 전기가 통하기도 막히기도 하는 반도체, 곧 실리콘입니다. 그래핀은 탄소 원자 한 층으로 이루어진 2차원 결정입니다. 이 물질이 한때 실리콘 대신 채널을 만들 재료로 큰 기대를 모았습니다.

on/off 비(on/off ratio)는 트랜지스터를 켰을 때 흐르는 전류를 껐을 때 흐르는 전류로 나눈 값입니다. 「트랜지스터는 스위치다」의 수도꼭지로 치면, 활짝 열었을 때의 물줄기와 꽉 잠갔을 때 새는 물줄기의 비율입니다. 이 값이 5라면 잠가도 켰을 때의 5분의 1이 계속 흐른다는 뜻입니다.

까닭은 일찍부터 알려져 있었습니다. 그래핀에는 띠간격이 없습니다. 띠간격(band gap)은 그 물질 안에서 전자가 아예 머무를 수 없는 에너지 구간입니다. 이 구간 아래쪽의 전자는 구간을 한 번에 뛰어넘을 에너지를 받지 못하면 위로 올라가지 못하고, 올라가지 못하면 전류가 흐르지 않습니다. 트랜지스터를 끈다는 것은 전자를 이 빈 구간 앞에 세워 두는 일입니다. 그래핀에는 세워 둘 구간이 없습니다.

그래서 이 논문의 저자들은 그래핀 두 장을 포갠 이중층에 위아래로 게이트를 달고, 층에 수직으로 전기장을 걸었습니다. 결과는 상온에서 on/off 비 약 100, 20 K(켈빈, 아주 낮은 온도)에서 약 2000이었습니다. 전류로 잰 띠간격은 층에 건 전기장의 세기(평균 전기변위)가 2.2 V/nm일 때 130 meV(밀리전자볼트)보다 컸고, 1.3 V/nm일 때 80 meV였습니다. 저자들은 이것이 디지털 전자·테라헤르츠·적외선 나노광학 등에서 이중층 그래핀의 큰 잠재력을 보여 준다고 결론지었습니다 (arXiv:1001.3915, 실측).

상온 100은 5보다 스무 배 낫습니다. 그런데 처음부터 띠간격을 가진 원자 두께 반도체로 만든 트랜지스터들이 같은 이름의 지표로 보고한 값은 10⁶에서 10⁹을 넘는 데까지 걸쳐 있습니다 (arXiv:1512.05016, arXiv:2312.04849). 소자 구조도 물질도 측정 조건도 달라 같은 자로 잰 값은 아닙니다. 그래도 자릿수가 다릅니다. 이 글은 '기적의 물질'로 떠오른 그래핀이 디지털 트랜지스터의 채널로서 어디에 걸렸는지 따라가고, 원자 두께 반도체 후보들이 건너야 할 강을 살핍니다.

이 글이 인용하는 글은 모두 arXiv에 올라온 공개본으로, 학회·저널을 거친 것과 심사 전 프리프린트가 섞여 있습니다. 실험으로 잰 값, 계산으로 뽑은 값, 리뷰가 정리한 현황도 섞여 있어 인용마다 어느 쪽인지 괄호에 적었습니다. 빠르게 움직이는 분야라, 「그때까지 최고」라는 수치는 그 논문이 나온 해의 기록입니다.

왜 그래핀이었나

그래핀이 학계를 사로잡은 것은 전자가 그 안을 달리는 속도였습니다. 이동도(mobility)는 전기를 나르는 알갱이가 같은 세기의 전기에 밀릴 때 얼마나 빨리 움직이는지를 나타내는 값으로, 클수록 같은 전압에서 전류가 잘 흐릅니다. 기판에 닿지 않게 공중에 매달아 놓은 그래핀 시료에서는 전자 이동도가 2×10⁵ cm²V⁻¹s⁻¹까지 관측됐습니다 (arXiv:2010.10382, 리뷰). 공중에 매단 최상 시료에서 나온 값이긴 하지만, 실리콘보다 자릿수가 큰 수치였습니다.

실리콘 쪽 사정도 기대를 키웠습니다. 2013년의 한 그래핀 전자소자 리뷰는 실리콘 트랜지스터의 속도가 그 직전 10년 동안 정체에 부딪혔고, 주된 이유가 미세화 기법과 단채널 효과라고 진단합니다. 단채널 효과는 채널이 짧아질수록 게이트가 채널을 충분히 통제하지 못하게 되는 현상입니다. 같은 리뷰에 따르면 원자 한 층 두께이면서 전기가 잘 통하는 그래핀은 실리콘 트랜지스터의 약점 얼마간을 덜어 줄 것처럼 보였고, 나노 크기 트랜지스터에서 실리콘을 대신할 가장 유력한 후보 가운데 하나로 꼽혔습니다 (arXiv:1309.0205, 리뷰). 2020년의 그래핀 트랜지스터 리뷰도, 칩 하나에 넣는 트랜지스터 수가 일정한 기간마다 두 배로 는다는 관찰인 무어의 법칙(「「3나노」는 무엇의 길이인가 — 34평형 집을 줄자로 재면」)이 평탄해지기 시작하면서 산업에서 '실리콘 이후' 기술의 필요가 뚜렷해지고 있다고 적습니다 (arXiv:2010.10382, 리뷰).

그래핀은 원자 두께 물질 가족 전체의 문도 열었습니다. 이종구조(heterostructure)는 서로 다른 원자 두께 결정을 포개거나 옆으로 이어 붙인 구조입니다. 그래핀에서 출발해 반도체성 원자 두께 결정들과 MXene, 그리고 이들을 화학 결합 없이 층층이 포갠 반데르발스 이종구조까지, 원자 두께 물질의 세계가 크게 넓어졌습니다 (arXiv:2503.22476, 로드맵).

끄기 어려운 스위치 — 일찍부터 「보완재」라 적은 리뷰

그래핀 열풍이 한창이던 2009년, 리뷰 「그래핀 트랜지스터의 현황」은 첫 문장부터 그래핀 트랜지스터를 실리콘 칩의 표준 기술인 CMOS의 잠재적 보완재로 규정합니다. 대체재라고 쓰지 않았습니다. 그리고 두 가지를 나란히 적습니다. 띠간격이 없다는 사실은 켜짐과 꺼짐을 엮어 판단하는 논리 회로에 심각한 결함이 됩니다. 반대로 그래핀 트랜지스터는 아날로그 고주파 응용에서는 관심 대상입니다. 같은 리뷰는 그래핀에 갭을 만들어 넣는 방법들과 새로운 스위칭 방식도 함께 다룹니다 (arXiv:0911.4685, 리뷰). 고주파 증폭기는 논리 회로처럼 분명한 켜짐·꺼짐을 요구하지 않기 때문입니다 (arXiv:1309.0205, 리뷰).

까닭은 그래핀의 에너지 구조에 있습니다. 전자가 머무를 수 있는 에너지 구간 가운데 띠간격 위쪽을 전도띠, 아래쪽을 가전자띠라 부릅니다. 그래핀에서는 두 띠가 디랙점이라 부르는 한 점에서 맞붙습니다. 그래핀은 디랙점에서 전도띠와 가전자띠가 맞붙은 반금속(semimetal)이라, 띠간격이 0입니다. 그래핀 트랜지스터 리뷰는 띠간격이 0이라는 이 성질이 디지털 전자 응용의 맥락에서 골칫거리라고 적습니다 (arXiv:2010.10382, 리뷰). 속도 정체를 진단한 그 리뷰의 표현은 더 직설적입니다. 그래핀은 본래 갭(띠간격)이 없는데, 트랜지스터는 켜짐과 꺼짐을 분명히 가르는 띠간격을 요구합니다 (arXiv:1309.0205, 리뷰).

실험실에서도 같은 벽이 출발점이었습니다. 원자 두께 절연체인 hBN(육방정 질화붕소)으로 그래핀을 감싸 초고성능 소자를 노린 연구도, 디랙점에 띠간격이 없다는 사실이 이 계를 쓸 만한 트랜지스터로 만드는 데 걸림돌이라는 문장에서 시작합니다. 해법은 정렬이었습니다. hBN과 그래핀의 결정 방향을 정밀하게 맞추면 두 결정이 겹친 무늬(모아레)가 전자에 주기적인 에너지 굴곡을 주고, 이 모아레 퍼텐셜이 디랙점에 갭을 엽니다. 여기에 아래쪽 전면 게이트로 채널의 전하 밀도를 맞추고 위쪽 국소 게이트로 그 채널을 끄는 식으로 두 게이트를 따로 다뤄, 최적의 on/off 영역에 맞출 수 있었습니다 (arXiv:2405.06267, 실측). 갭을 인위적으로 열어 주기 전의 그래핀은 쓸 만한 디지털 스위치가 되기 어렵습니다.

2012년의 한 연구가 내린 평가는 더 냉정했습니다. 그래핀은 실리콘을 이을 강력한 후보로 여겨지지만, 그때까지 표준 반도체 재료를 넘어서는 능력을 실제로 보여 주지는 못했다는 것입니다. 그 시점에 실증된 쓸 만한 그래핀 소자는 사실상 마이크론 크기의 초고주파 아날로그 트랜지스터와 계측용 양자홀 소자 정도였습니다. 그렇다고 결론이 비관은 아닙니다. 나노 크기로 깎은 그래핀은 가장자리가 거칠어 이동도가 크게 떨어지는데, 구조를 미리 새겨 둔 탄화규소(SiC) 표면 위에 그래핀을 키우면 이 거칠기를 넘어 고품질 리본과 링을 만들 수 있었습니다. 저자들은 이것을 그래핀을 나노 크기로 패터닝하는 길로 내놓습니다 (arXiv:1202.5975, 실측).

갭을 억지로 여는 길들, 그리고 두 번째 벽

연구자들은 그래핀에 없는 갭을 만들어 붙이는 길을 여러 갈래로 시도했습니다. 이중층에 수직 전기장을 걸거나, 폭이 좁은 리본으로 자르거나, 기판과 정렬해 모아레 퍼텐셜을 쓰는 길입니다 (arXiv:2010.10382, arXiv:2405.06267). 무거운 원자를 끼워 넣는 길도 있습니다. 이리듐 위에 키운 그래핀에 텔루륨을 끼우자 상온에서 디랙점 둘레의 띠(디랙 원뿔)에 약 240 meV의 갭이 열렸고, 그래핀 특유의 직선 모양 에너지 관계는 그대로 남았습니다. 저자들은 이 갭이 텔루륨이 키운 그래핀 고유의 스핀-궤도 결합에서 온다는 해석과 맞는다고 봅니다 (arXiv:2311.16792, 금속 기판 위 분광 측정).

갭은 의도치 않게 열리기도 합니다. 이중층 그래핀이 금속 전극 아래에 깔리면 표면에서 전하가 옮겨 가며 두 층 사이에 전위차가 생기고, 그 자리에 갭이 열립니다. 이 갭은 전극에서 채널로 전류가 넘어갈 때 생기는 저항을 보태는 원인으로 지목됐습니다 (arXiv:1412.1202, 실측).

갭을 연 길마다 대가가 있었습니다. 웨이퍼 규모로 키운 그래핀을 폭 12 nm(나노미터)까지 깎은 나노리본 트랜지스터가 한 예입니다. 웨이퍼는 칩을 만드는 얇고 둥근 실리콘 판입니다(「노광 — 빛의 붓으로 회로를 그리는 법」). 이 그래핀은 기체 원료를 기판 위에서 반응시켜 막을 키우는 화학 기상 증착(CVD)으로 웨이퍼 넓이에 길렀고, 리본은 전자빔으로 패턴을 새겨 깎았습니다. 리본의 띠간격은 약 0.1 eV(전자볼트)로 추정됐고, 꺼진 쪽 최소 전류가 온도에 크게 달라지는 것도 갭이 열렸다는 신호였습니다. 그런데 on/off 비에 해당하는 드레인 전류 변조는 4 K에서 10⁶에 가까웠지만 300 K(상온)에서는 약 10이었습니다 (arXiv:1204.0499, 실측). 갭은 열렸는데, 상온 스위치로는 여전히 모자랐습니다. 저자들이 이 결과에서 강조한 것은 웨이퍼 규모 CVD 그래핀의 진전과, 나노리본 트랜지스터에서 갭이 열린다는 실증입니다.

나노리본이 막힌 길인 것은 아닙니다. 결정 기판 위에 방향을 맞춰 넓게 키운 에피택셜 그래핀에 폭 약 10 nm의 나노리본 트랜지스터를 만들고 게이트를 위에 얹자, 약 0.14 eV의 갭이 열렸습니다. 중요한 것은 그다음입니다. 나노리본에서는 전류가 불규칙하게 흐르고 가장자리가 거칠어 성능이 크게 깎인다는 그전의 보고들과 달리, 이 소자들은 상온에서 통상적인 반도체처럼 띠를 따라 전류가 흘렀고, 저온에서는 띠 사이를 뚫고 지나가는 터널링을 보였습니다. 저자들은 「조심스럽게 제작한」 좁은 나노리본이 통상적인 반도체처럼 행동하며 전자 스위칭 소자의 후보로 남아 있다고 결론짓습니다 (arXiv:1310.6823, 실측+모델링). 이 결론의 무게는 「조심스럽게 제작한」이라는 한정어가 집니다.

이 실마리를 끝까지 따라간 것이 2022년의 이중층 그래핀 연구입니다. 이 연구가 다룬 것은 무질서입니다. 무질서는 시료 속 불순물·결함·거친 계면처럼 결정의 고른 배열을 흐트러뜨려, 전자가 지나는 에너지 지형을 울퉁불퉁하게 만드는 것들을 통틀어 이르는 말입니다. 저자들의 진단은 이렇습니다. 전기장으로 크기를 바꿀 수 있는 갭의 첫 증거는 이미 10년 전에 나왔지만, 전기로 연 그 갭으로 전류를 완전히 막거나 전하를 가둘 만큼 깨끗한 이종구조를 만드는 데 그만큼의 시간이 걸렸습니다.

흑연을 게이트로 쓴 이중층 그래핀은 무질서가 극히 낮고 갭 안쪽에 갇힌 상태가 사실상 없어, 최대 120 meV까지 깨끗하게 조절되는 갭을 보였습니다. 온도에 따른 전류 변화와, 전압을 걸어 에너지를 훑는 측정으로 확인한 결과입니다. 갭 크기는 이론과 잘 맞았고 전류를 완전히 억제할 수 있었습니다 (arXiv:2206.02057, 실측).

그래핀의 벽은 둘이었습니다. 하나는 갭이 없다는 것이고, 다른 하나는 갭을 열어도 시료의 무질서가 그 갭을 메워 버린다는 것입니다. 둘째 벽은 게이트 재료와 소자 기술을 바꿔 무질서를 낮추고 나서야 물러났습니다. 특수한 기판 정렬, 원자 끼우기, 흑연 게이트, 10 nm 안팎의 리본 폭은 어느 것도 실리콘식 대량 공정에 그대로 올릴 수 있는 기술이 아닙니다.

처음부터 띠간격을 가진 원자 두께 반도체

그 사이 다른 후보가 주목받았습니다. 원자 두께이면서 처음부터 띠간격을 가진 반도체입니다. 앞에서 「반도체성 원자 두께 결정」으로 이름 없이 지나간 무리입니다.

전이금속 칼코겐화물(TMD)은 몰리브데넘·텅스텐 같은 금속 원자 한 층을 황·셀레늄 같은 원자가 위아래에서 한 층씩 감싼, 세 겹짜리 원자 두께 결정입니다. MoS₂(이황화몰리브덴)와 WSe₂(이셀레늄화텅스텐)가 대표적입니다.

TMD 소자를 정리한 리뷰는 이들의 2차원 구조가 빛을 내고 받기 좋은 가시광 영역의 직접 띠간격과 맞물려, 디지털 전자와 광전자 양쪽에 맞는다고 봅니다. 그런데 그 리뷰가 하는 일은 승자 선언이 아닙니다. 소자들의 성능을 경쟁 기술과 나란히 놓고 따져 장점과 결점을 함께 짚고, 앞으로의 로드맵을 그립니다 (arXiv:1402.0047, 리뷰). 접촉·계면 공학 리뷰가 꼽은 TMD의 강점도 세 가지입니다. 높은 전자 이동도, 기계적 강도, 그리고 맞춤 가능한 띠간격입니다 (arXiv:2601.02628, 프리프린트·리뷰).

원자 두께가 유리한 까닭은 게이트가 채널을 쥐는 힘에 있습니다. 채널이 얇을수록 게이트가 채널 전체를 더 강하게 장악하므로, 채널이 짧아져도 단채널 효과를 누르기 쉽습니다. 이 힘을 숫자로 따지려면 두 값이 필요합니다. 게이트 용량은 게이트에 건 전압이 채널에 전하를 얼마나 끌어모으는지를 나타내는 값입니다. 등가산화막두께(EOT)는 게이트 절연막을 같은 효과를 내는 실리콘 산화막의 두께로 환산한 값입니다.

절연막이 나노미터 수준으로 얇아지면, 채널 물질 자신이 전하를 받아들이는 데 한계가 있어 게이트 용량이 절연막만으로 셈한 값(산화막 용량)보다 작아집니다. EOT 0.5 nm에서 한쪽에만 게이트를 단 단층 MoS₂의 n형 채널, 곧 전자가 전류를 나르는 채널은 게이트 용량이 산화막 용량의 63~78%로 제한됩니다. 문턱전압보다 더 건 게이트 전압(과구동 전압)이 0.5~1 V일 때의 값입니다. 문턱전압은 트랜지스터가 켜지기 시작하는 게이트 전압입니다(「왜 클럭은 4GHz에서 멈췄나 — 다크 실리콘과 전력의 벽」).

저자들은 이 한계를 먼저 적은 뒤, 위아래 양면에 게이트를 단 소자에서는 켜짐 상태의 게이트 용량이 같은 0.5 nm EOT에서 실리콘보다 50% 크고, 1 nm EOT에서는 InGaAs의 세 배가 넘는다고 계산했습니다. 결론은 2D 반도체가 미래 공정 세대의 나노 소자에 유망하다는 것입니다 (arXiv:2301.03453, 계산). 이 비교는 EOT 0.5 nm와 1 nm라는 조건 안에서 나온 계산값입니다.

가능성은 계산에만 있지 않았습니다. 2016년에 단층 MoS₂만으로 만든 1비트 마이크로프로세서가 시연됐습니다. 외부 메모리에 담긴 사용자 프로그램을 실행하고, 논리 연산을 하고, 주변 장치와 통신했습니다. 트랜지스터 115개로 이루어진, 그때까지 2차원 물질로 만든 가장 복잡한 회로였고, 저자들은 이 1비트 설계를 여러 비트로 곧바로 넓힐 수 있다고 적었습니다 (arXiv:1612.00965, 실측). 그래핀 트랜지스터로는 어려웠던 논리 회로를 TMD는 실제로 돌리기 시작했습니다. 2D 물질 로드맵도 2D 트랜지스터를 핵심 기술의 돌파 응용 가운데 하나로 꼽습니다 (arXiv:2503.22476, 로드맵).

전극과 채널의 이음매 — 접촉저항은 문헌마다 다르다

실험실의 단일 소자와 양산 칩 사이에는 큰 강이 흐르고, 그 핵심 병목 하나가 접촉입니다.

접촉저항(contact resistance)은 금속 전극에서 반도체 채널로 전류가 넘어 들어갈 때 그 경계에서만 따로 생기는 저항입니다. 「트랜지스터는 스위치다」의 수도꼭지로 치면, 물이 들어오는 관과 수도꼭지를 잇는 이음매가 좁은 것입니다. 물길이 아무리 넓어도 이음매에서 막히면 그만큼만 흐릅니다. 접촉저항은 옴·마이크로미터(Ω·μm) 단위로 적는데, 전극 폭 1마이크로미터짜리 접촉으로 환산한 저항이라는 뜻입니다.

금속을 2D 반도체에 붙이면 경계에 쇼트키 장벽(Schottky barrier), 곧 전자가 금속에서 반도체로 넘어가려면 올라야 하는 에너지 언덕이 생겨 전류가 들어가기 어렵습니다. 금속에서 전자 하나를 떼어 내는 데 드는 에너지를 일함수라 하는데, 쇼트키-모트 규칙대로라면 일함수가 다른 금속을 골라 이 언덕의 높이를 맞출 수 있습니다. 실리콘 같은 벌크 반도체는 금속을 고르는 대신 접촉 영역에 불순물을 진하게 넣어 저저항 접촉을 얻습니다 (arXiv:2312.04849).

금속과 TMD의 경계에서는 이 조절이 잘 듣지 않습니다. 페르미 준위 고정(Fermi level pinning)은 금속을 바꿔도 경계의 장벽 높이가 금속의 일함수를 따라 충분히 움직이지 않고 좁은 범위에 붙들리는 현상입니다. 그래서 금속-2D TMD 접촉의 장벽은 쇼트키-모트 규칙으로는 예측하기 어렵고, 그 장벽이 높은 접촉저항과 모자란 전류 공급으로 이어져 TMD 트랜지스터와 집적회로의 성능 향상을 가로막습니다 (arXiv:2601.02628, 프리프린트·리뷰).

이 분야에서 먼저 알아 둘 것이 있습니다. 보고된 접촉저항 숫자들은 서로 크게 다릅니다. 2017년의 한 연구는 금속에서 TMD 층으로 전하가 들어가는 방식이 그때까지도 분명하지 않았고, 특히 단층에서 쇼트키 장벽 높이와 접촉저항의 보고값이 크게 갈렸다고 적습니다. 저자들은 금(Au)과 니켈(Ni)을 붙인 단층 MoS₂ 소자로 네 가지 답을 내놓습니다.

첫째, 전하는 장벽 두 개를 차례로 넘어 들어가고, 그 높이는 금속과 TMD가 얼마나 강하게 얽히는지로 정해집니다. 둘째, 그 장벽이 다차원이라 장벽을 넘는 전류를 셈하는 통상적인 리처드슨 식이 맞지 않습니다. 셋째, 온도에 따른 채널 저항 변화를 걸러 내고 장벽 높이를 뽑는 새 방법을 제안합니다. 넷째, 접촉저항이 이론상 내려갈 수 있는 바닥인 란다우어 한계를 유도합니다. 그 바닥과 실제 달성값을 견주면 기술적으로 개선할 여지가 아직 넉넉하다는 것이 결론입니다 (arXiv:1703.00671, 이론+실험).

문헌이 갈리는 이유를 정면으로 다룬 프리프린트도 있습니다. MoS₂의 전기 전도도가 층수에 따라 어떻게 바뀌는지조차 정리되지 않아, 늘어난다는 보고와 줄어든다는 보고가 함께 있었습니다. 저자들은 큰 결정에서 얇게 떼어 낸(박리한) MoS₂를 초고진공에서 금 위에 올린 것과 대기 중에서 올린 것을 나란히 재서, 문헌의 지배적 견해와 반대로 본래의 MoS₂/Au 접합은 전도도가 매우 높고 옴성이라고 보고했습니다. 옴성은 전압에 비례해 전류가 흐르는, 장벽에 막히지 않는 접촉의 성질입니다. 저자들은 그동안 보고된 높은 접촉저항의 원인을 계면 오염으로 보고, 그 오염이 층수 의존성까지 흔들어 문헌의 불일치를 만들었다고 해석합니다. 가볍게 오염된 접촉은 국소적으로 힘을 주어 다시 밀착시키는 것만으로 본래의 옴성 접촉을 되살릴 수 있었습니다 (arXiv:2605.27187, 실측+수송 시뮬레이션).

무엇을 재고 있는지도 문제였습니다. 2021년의 한 연구는 고전적 접촉저항 모형이 2D 물질 접촉에서 맞지 않는 지점을 드러내고, 측면 유사접합 저항(Rjun)이라는 성분을 더해 모형을 고쳤습니다. 니켈을 붙인 단층 MoS₂ 소자에서 이 성분을 재 보니, 다른 원자를 섞어 전기가 통하는 정도를 바꾸는 도핑을 하지 않은 2D 소자에서는 Rjun이 접촉저항의 지배 성분이었습니다. 채널 아래에 둔 게이트(뒷게이트)의 전압과 온도에 따른 변화도 대부분 이것이 만들고 있었습니다. 저자들은 이 고친 모형이 최신 접촉 공학 기법들을 Rjun을 줄이는 관점에서 이해하는 데 도움이 된다고 적었습니다 (arXiv:2110.02563, 실측+모형).

벽의 크기를 정량화한 모형도 있습니다. 2D 반도체 위에 3차원 금속을 올리면 전류가 특정 지점으로 몰리는데, 이 모형은 그 몰림과 접촉 본래의 저항을 갈라 냅니다. 몰림은 도핑과 접촉 패터닝으로 줄일 수 있지만, 계면에 남는 틈이 접촉저항을 궁극적으로 제한한다는 것이 이 모형의 결론입니다. 전하이동 도핑은 옆에 붙인 물질과 전하를 주고받게 해 채널에 전기를 나르는 알갱이를 채우는 방법입니다. 이 도핑을 2×10¹³ cm⁻²가 넘게 무겁게 해도, 그때 최고 수준의 접촉저항은 탄도 한계의 약 100배였습니다. 탄도 한계(ballistic limit)는 전자가 아무것에도 부딪히지 않고 지나간다고 볼 때의 바닥값입니다. 저자들이 극도로 미세화된 소자에 이상적인 값으로 제시한 목표는 10 Ω·μm 미만입니다 (arXiv:2105.10792, 모형+실험 데이터 대조).

실제로는 어디까지 왔을까요. 2021년에 CVD로 키운 단층 MoS₂에 금을 붙인 접촉을 전송선 구조로 통계적으로 조사한 연구가 330 Ω·μm까지 낮은 값을 보고했습니다. 전송선 구조는 채널 길이를 달리한 소자를 나란히 만들어 재고, 접촉 몫과 채널 몫을 갈라 내는 측정 방법입니다. 이 값은 저자들이 그때까지 보고된 것 가운데 가장 낮은 값이라 적은 수치입니다. 같은 논문은 채널 아래에 게이트를 둔 짧은 채널 소자에서 전송선 모형이 일부 어긋난다는 점을 적고, 모형을 고칠 방법을 논의했습니다 (arXiv:2106.08673, 실측). 2021년 시점에는 벽의 높이를 재는 자에도 손볼 데가 남아 있었습니다.

10 Ω·μm는 모형이 제시한 목표이고 330 Ω·μm는 실제 소자를 전송선 구조로 잰 값이라, 두 숫자는 같은 자로 잰 값이 아닙니다.

금속을 어떻게 붙일 것인가

접촉 문제는 표면을 잘 닦는 것으로 끝나지 않습니다. 티타늄(Ti)을 붙인 MoS₂의 계면을 원자 하나하나가 보이는 주사투과전자현미경으로 들여다보면, 황과 강하게 결합하려는 Ti가 MoS₂에서 황을 떼어 내며 작은 Ti/TiₓS_y 덩어리를 만듭니다. 저자들은 MoS₂ 층이 부서지고 금속이 파고드는 일도 예상된다고 적습니다. 저자들의 표현으로 이것은 증착, 곧 금속을 증기로 만들어 표면에 얇게 입히는 공정을 개선해서는 풀 수 없는, 금속-MoS₂ 계면의 결합과 상호작용에서 오는 근본적 한계입니다.

저자들이 내놓는 처방은 금속 선택입니다. 진짜 고이동도 접촉을 설계하려면 MoS₂ 표면과의 결합 성향을 기준으로 금속이나 합금을 골라야 하고, 그 판단은 금속 덩어리의 원자 수를 늘려 가며 결합 에너지를 따져 진전시킬 수 있다는 것입니다 (arXiv:1807.01377, 실측+제일원리 계산).

금속을 고르는 대신 붙이는 방향을 바꾼 길도 있습니다. 금속을 원자 두께 층 위에 덮으면 상단 접촉, 층의 옆면에 붙이면 가장자리 접촉입니다. 트랜지스터를 제대로 줄이려면 전극이 채널과 맞닿는 길이(접촉 길이)도 줄여야 하는데, 이것은 실리콘부터 2D 물질까지 모든 반도체 소자가 아직 풀지 못한 문제입니다. 2018년의 한 연구는 방향을 맞춘 이온빔으로 MoS₂에 그 자리에서 깨끗한 가장자리 접촉을 만들었고, 접촉 길이를 20 nm 수준까지 줄여도 성능이 접촉 길이와 상관없이 유지됐습니다. 금속 가운데서는 크로뮴(Cr)이 가장 나았는데, 저자들은 Cr과 MoS₂의 결합 길이가 짧기 때문으로 봅니다.

수치는 두 개이고, 비교 대상이 서로 다릅니다. 접촉 길이 20 nm로 줄인 상단 접촉과 견주면 유효 접촉 길이가 약 1 nm였고 전하 주입 효율이 18배 높았습니다. 그때까지 보고된 최고의 가장자리 접촉과 견주면 성능이 약 8배였습니다. 저자들은 이것을 깨끗한 가장자리 계면으로 접촉 축소 문제를 푸는 실험적 증거로 보고, 2D 물질로 소자를 설계하는 새 길이 열린다고 적었습니다 (arXiv:1807.08296, 실측+단면 전자현미경).

계산은 반대 방향을 가리키기도 합니다. 금속과 2D 반도체가 이루는 각도에 따라 쇼트키 장벽이 얼마나 낮아지는지를 전기장의 방정식(푸아송 방정식)으로 푼 계산이 있습니다. 접촉 각도가 커지면 전기를 나르는 알갱이가 빠져나간 구간(공핍 영역)이 넓어져 불리한데, 장벽이 더 크게 낮아져 이를 상쇄합니다. 그 결과 상단 접촉의 접촉저항이 가장자리 접촉보다 낮게 나왔습니다. 같은 연구는 가장자리로 접촉한 2D 물질의 쇼트키 장벽과 접촉저항을 줄일 수 있는 조절 인자들도 함께 짚습니다 (arXiv:2301.05373, 계산).

실측과 계산이 이렇게 갈립니다. 앞의 실험은 이온빔으로 그 자리에서 만든 깨끗한 가장자리 계면을 쟀고, 이 계산은 접촉 기하가 만드는 장벽 낮춤을 풀었습니다. 같은 자로 잰 값이 아닙니다.

위에서 붙일지 옆에서 붙일지는 하나로 정해지는 답이 아닐 수 있습니다. 원자와 전자의 기본 법칙에서 출발하는 제일원리 계산으로, 단층 MoS₂에 Sc·Ag·Au·Pd 전극을 상단과 가장자리 두 방식으로 붙여 전송선 해석을 돌린 계산이 있습니다. 채널이 10 nm보다 짧으면 장벽을 뚫고 지나가는 직접 터널링이, 더 길면 장벽을 넘을 만큼 에너지가 큰 전자가 넘어가는 열전자 방출이 저항을 정했습니다. 터널링은 금속이 닿으며 반도체의 띠간격 안에 생긴 전자 상태(금속 유도 갭 상태)를 거쳤습니다.

그리고 최적 전략이 극성에 따라 갈렸습니다. 정공은 전자가 빠진 빈자리로, 전기를 나르는 알갱이 노릇을 합니다. 단층 MoS₂에 금속 네 가지를 붙여 본 이 제일원리 계산에서는, 전자가 전류를 나르는 n형에는 일함수가 낮은 금속의 상단 접촉이, 정공이 전류를 나르는 p형에는 일함수가 높은 금속의 가장자리 접촉이 유리하게 나왔습니다 (arXiv:2603.14296, 프리프린트·제일원리 계산).

p형 트랜지스터가 모자란다

저전력 논리 회로의 표준인 CMOS는 n형과 p형 트랜지스터를 짝지어 씁니다 (arXiv:2409.18926). 뒤에서 볼 NMOS 인버터처럼 n형만으로도 회로는 만들 수 있지만, CMOS로 가려면 p형이 있어야 합니다. 그런데 2D 반도체에서는 p형, 특히 정공을 잘 들여보내는 저저항 p형 접촉을 만들기가 유독 어렵습니다. 실리콘에서 쓰는 표준 해법은 접촉 영역에 불순물 원자를 진하게 넣는 치환 도핑(substitutional doping), 곧 결정의 원자 일부를 다른 원자로 바꿔 넣는 도핑입니다. 그런데 단층 WSe₂ 같은 p형 2D 반도체에서는 접촉 영역의 치환 도핑이라는 전략 자체가 통하지 않습니다 (arXiv:2312.04849).

그래서 우회로가 나왔습니다. 같은 연구진이 단층 WSe₂에 α-RuCl₃를 붙여 전하이동 도핑을 하자, 두 물질의 에너지 띠가 놓인 방식(III형 띠 정렬) 덕분에 정공 농도가 3×10¹³ cm⁻²까지 올라갔습니다. 그 결과 p형 단층 WSe₂와 금속 사이 접합의 저항이 상온에서 4 kΩ·μm 아래로 내려갔습니다. 이 접촉으로 만든 p형 트랜지스터는 전압을 더 올려도 더 늘지 않는 최대 전류(포화전류)가 35 μA/μm였고, on/off 비는 10⁹을 넘었습니다 (arXiv:2312.04849, 실측).

WS₂에서는 다른 우회로가 나왔습니다. WS₂는 전자와 정공을 모두 잘 흘릴 것으로 기대되지만, 가전자띠가 상대적으로 깊고 통상적인 금속 접촉에서는 띠간격 한가운데에 전자 상태가 생겨 p형 트랜지스터를 만들기 어려웠습니다. 2024년의 한 연구는 위상 준금속인 NbP를 이중층 WS₂의 p형 전극으로 써서 상온 정공 전류를 최대 5.8 μA/μm까지 얻었습니다. 저자들이 밝힌 비교 대상은 둘입니다. 두께 2 nm 미만의 WS₂로는 그때까지 최고이고, 니켈(Ni)이나 팔라듐(Pd) 같은 금속을 썼을 때보다 50배 넘게 큽니다.

NbP는 일함수가 높으면서 전자가 머물 수 있는 상태의 수(상태 밀도)가 적어 페르미 준위 고정을 줄입니다. 이 전극은 상온에서 스퍼터 증착으로 입혀 CMOS 공정과 맞물립니다. 그래도 저자들이 고른 표현은 「초박막 WS₂를 미래 나노전자소자에서 쓸 수 있게 하는 한 걸음」입니다 (arXiv:2409.18926, 실측).

p형 접촉은 특정 이종구조나 전극 물질에 기댄 실험실 시연으로 하나씩 열리고 있고, 이 연구들까지 보면 실리콘의 치환 도핑처럼 아무 소자에나 갖다 쓸 범용 p형 공정은 아직 없습니다.

접촉·계면 공학 리뷰는 문제를 세는 데서 그치지 않고, 2D TMD 소자에서 접촉저항을 넘어서려는 진전을 네 갈래로 묶습니다. 계면의 상호작용과 혼성화, 반데르발스 접촉, 미리 만들어 둔 금속을 옮겨 붙이는 방법, 그리고 전하이동 도핑입니다 (arXiv:2601.02628, 프리프린트·리뷰). 방금 본 α-RuCl₃ 도핑이 마지막 갈래에 속합니다.

웨이퍼 위에 고르게 깔기

손톱만 한 결정 조각으로 좋은 소자 하나를 만드는 일과 웨이퍼 전면에 고른 단층 막을 까는 일은 전혀 다른 문제입니다. 2016년의 측정에서 CVD로 키운 단층 MoS₂는 넓은 전하 농도 범위(약 10¹³ cm⁻²까지)와 80~500 K의 온도 범위에서 가장 좋은 박리 시료에 맞먹는 수송 특성을 보였습니다. SiO₂ 기판 위 300 K, 실용적인 전하 농도에서 단층 이동도는 약 20 cm²/V/s였고, 80 nm 소자는 300 K에서 당시 최고 전류밀도인 약 270 μA/μm를 기록했습니다 (arXiv:1608.00987, 실측+시뮬레이션).

저자들은 여기서 멈추지 않고, 시뮬레이션으로 단층 MoS₂가 저전력·고성능 로드맵 요구를 맞추려면 무엇이 더 나아져야 하는지를 따졌습니다. 그리고 이 결과를 「단층 반도체 기반 대면적 전자공학을 향한 중요한 한 걸음」이라 표현했습니다.

고르지 않은 까닭은 성장 방식에 있습니다. CVD의 핵심은 원료를 증기로 실어 나르는 일인데, 증기는 공간적으로 고르지 않습니다. 금속 쪽 원료와 황 같은 칼코겐이 맞는 비율로 공급되지 않으면, 생긴 결정의 위치·모양·결정성·균일도와 배치마다의 재현성이 모두 나빠집니다 (arXiv:1906.05436). 2019년의 한 연구는 성장 온도보다 녹는점이 낮은 원료를 액체 상태로 쓰는 기상-액상-고상(VLS) 성장으로 세 가지를 얻었습니다. SiO₂/Si 기판 위 4인치 웨이퍼 규모의 고른 MoS₂ 조각 성장, 사파이어 기판 위 2인치 웨이퍼 규모의 연속 막(결정 한 덩어리의 크기 100 μm 초과), 그리고 위치를 지정한 패턴 성장입니다 (arXiv:1906.05436, 실측).

4인치는 흩어진 조각이고, 끊김 없는 연속 막은 2인치입니다. 두 결과는 기판도 다릅니다(4인치는 SiO₂/Si, 2인치 연속 막은 사파이어).

조각을 고르게 까는 데서 한 걸음 더 나간 시도도 있습니다. 단층 MoS₂를 전기가 잘 통하는 그래핀과 옆으로 나란히 이어, 2D 이종구조를 넓은 면적에 화학적으로 조립한 연구입니다. 전자현미경으로 보니 단층 MoS₂가 그래핀의 가장자리에서 자라기 시작해 측면 이종구조를 이뤘습니다. 트랜스컨덕턴스는 게이트 전압을 조금 바꿀 때 전류가 얼마나 바뀌는지를 나타내는 값입니다. 이렇게 조립한 원자 두께 트랜지스터는 트랜스컨덕턴스 10 μS, on/off 비 10⁶, 이동도 20 cm²V⁻¹s⁻¹를 보였습니다. n형 트랜지스터로만 만들어 입력을 뒤집어 내보내는 회로(NMOS 인버터)를 이 소자들로 만들자 전압 이득이 최대 70까지 나왔습니다 (arXiv:1512.05016, 실측).

얇을수록 느려지는 전자 — 이동도와 무질서

TMD에는 오래된 수수께끼가 하나 있습니다. 같은 물질의 덩어리(벌크) 결정에 비해 원자 두께 소자의 이동도가 낮습니다. MoS₂ 층수를 바꿔 가며 잰 2013년 실험에서, 채널을 단층까지 얇게 하면 이동도가 오히려 10배 떨어졌습니다. 원인으로 지목된 것은 계면의 쿨롱 불순물 산란, 곧 전하를 띤 불순물이 지나가는 전자를 끌거나 밀어 진로를 흐트러뜨리는 일입니다. 화학 잔류물, 달라붙은 기체 분자, 표면의 댕글링 본드가 그런 불순물입니다.

댕글링 본드는 짝을 찾지 못하고 열려 있는 원자의 결합 손입니다. 채널이 얇을수록 불순물과 전하 사이 거리가 짧아져 산란이 심해지고, 저자들은 이 요인이 결정 원자들의 떨림(격자 진동)을 넘어 지배적인 산란원이 될 수 있다고 적었습니다 (arXiv:1308.3837, 실측+모형). 채널이 얇을수록 계면의 흠이 이동도를 더 크게 깎습니다.

무질서는 성능만이 아니라 재현성과 확장성도 위협합니다. 단층 반도체가 빛과 주고받는 성질은 엑시톤이 좌우합니다. 엑시톤은 빛을 받아 생긴 전자와 그 빈자리(정공)가 서로 끌어 짝을 이룬 상태인데, 그 전기장이 단층 바깥으로 뻗어 있어 주변에 민감합니다. 그래서 무질서는 엑시톤을 불안정하게 만들 수 있고, 이 불안정은 소자 성능에 해롭고 확장성과 재현성에 결정적입니다.

2026년의 한 프리프린트는 초해상도 형광 요동 현미경으로, 형광이 고르게 보이는 연속 단층 안에서 불안정한 지점들을 찾아냈습니다. 그 지점들은 원자간력 현미경(표면을 아주 가는 바늘로 훑어 높낮이를 재는 현미경)으로 잰 계면 무질서와 겹쳤고, 열처리 뒤 요동이 줄어 무질서가 줄어든 것도 확인됐습니다. 이 방법은 원자간력 현미경과 비슷한 특징을 잡아내면서 더 빠르고 쓰기 쉽습니다 (arXiv:2603.07418, 실측).

결함이 전류를 직접 붙잡기도 합니다. CVD로 키운 고품질 단결정 단층으로 그래핀-MoS₂ 다중 트랜지스터 구조를 만들어, 그래핀 접촉 띠의 전류-전압 특성과 MoS₂ 채널의 트랜스컨덕턴스를 함께 쟀더니 트랜스컨덕턴스 곡선의 n쪽에서 수송이 뚜렷하게 억제됐습니다. 제일원리 모형으로 본 원인은 황 원자가 빠진 빈자리(황 공공)가 전자를 붙잡는 포획이었습니다. 그래핀 접촉층이 뒷게이트와 MoS₂ 채널 사이에 놓여 있는데도 이 포획이 게이트 전압에 따라 달라진다는 점을, 저자들은 직관에 반한다고 적었습니다 (arXiv:2108.02116, 실측+제일원리 모형).

게이트 절연막, 그리고 틈 하나

마지막 난제는 게이트 절연막, 곧 게이트와 채널 사이에 까는 얇은 막입니다. 채널이 아무리 좋아도 얇고 깨끗한 절연막을 얹지 못하면 트랜지스터가 되지 않습니다. 2019년의 한 연구가 문제를 또렷하게 적습니다. 높은 이동도와 쓸 만한 띠간격을 가진 채널 재료를 찾는 데는 진전이 있었지만, 2D 기술과 맞는 고품질 절연막을 찾는 일은 난제로 남아 있었습니다. 이유는 두 갈래입니다. 흔히 쓰는 산화막(SiO₂·Al₂O₃·HfO₂)은 얇게 만들면 원자 배열이 흐트러진 비정질이 되고, 2차원 hBN은 게이트 누설, 곧 막을 뚫고 새는 전류가 너무 큽니다.

저자들은 2D 이종구조가 자연스럽게 포개지는 성질을, 결정 방향을 맞춰 키운 형석(CaF₂) 막까지 넓혔습니다. 두께 약 2 nm의 결정질 CaF₂ 절연막을 얹은 단층 MoS₂ 트랜지스터는 등가산화막두께로 1 nm 미만이면서 낮은 누설 요건을 맞췄고, 히스테리시스, 곧 게이트 전압을 올릴 때와 내릴 때 전류가 어긋나는 정도가 당시 기록적으로 작았습니다. 저자들은 이것을 상업적으로 경쟁력 있는 초대규모 집적을 향한 돌파라고 적었습니다 (arXiv:1901.10980, 실측).

게이트 절연막 재료를 유전체라고도 부릅니다. 유전체를 다룬 리뷰는 벌크 반도체에 쓰던 유전체 통합 기법을 원자 두께 2D 물질에 옮기기 어렵다고 적고, 맞물려 쓸 수 있고 넓게 확장 가능한 유전체 재료와 통합 기술이 없다는 점이 소자 성능과 상용화를 제한한다고 진단합니다 (arXiv:2402.02707, 리뷰). 유전체와 채널의 계면은 사실상 모든 성능 지표를 좌우한다는 지적도 있습니다 (arXiv:2509.20014, 관점 논문).

유망한 게이트 유전체가 여럿 보고됐지만, 평가는 단편적이었습니다. 게이트와 그 아래 막을 묶은 게이트 스택을 두고, 용량성 게이트 제어·누설·신뢰성·제작과 통합의 용이성 같은 몇몇 지표에 집중한 평가는 있어도 좋은 게이트 스택이 무엇인지를 체계적으로 따진 시도는 없었다는 것이 한 관점 논문의 진단입니다. 그 논문은 좋은 게이트 유전체의 일반 기준을 세우려 합니다 (arXiv:2509.20014, 관점 논문).

접촉 문제와 유전체 문제는 상당 부분 한 뿌리에서 나옵니다. 이상적인 2D 결정은 층 안에서 원자들의 결합이 모두 채워져 있어, 넓은 윗면과 아랫면에는 열린 결합 손이 없습니다. 열린 손은 가장자리와 결함 자리에 남습니다. 그래서 틈을 없애면서도 댕글링 본드를 새로 만들지 않는 계면을 생각할 수 있습니다. 실제 시료에서 이동도를 떨어뜨린 댕글링 본드는 계면에 남은 쿨롱 불순물의 하나였고 (arXiv:1308.3837), 채널 폭을 줄일 때는 가장자리의 댕글링 본드가 병목으로 꼽힙니다 (arXiv:2606.04219). 넓은 면에 열린 손이 없다는 것은 강점이지만, 위에 얹히는 물질과 화학 결합을 맺지 못한다는 뜻이기도 합니다.

반데르발스 틈(van der Waals gap)은 원자 두께 물질과 그 위에 얹힌 다른 물질 사이에 화학 결합 없이 남는 좁은 공간입니다.

2025년의 한 연구가 이 틈이 무엇을 결정하는지 따졌습니다. 2D 반도체가 게이트 유전체와 만나는 자리와 접촉 금속과 만나는 자리에는 흔히 이 틈이 생기고, 틈은 유전율이 낮은 터널링 장벽으로 작용합니다. 유전율은 물질이 전기장을 받아 얼마나 잘 맞춰 늘어서는지를 나타내는 값입니다. 그래서 효과가 한 방향이 아닙니다. 같은 틈이 유전체 쪽 누설은 줄이지만, 금속-채널 접촉저항은 키우고 게이트에 원치 않는 직렬 용량(기생 용량)을 더합니다.

저자들은 누설 억제와, 게이트의 통제력·접촉저항을 줄여 갈 수 있는 한계 사이의 이 맞바꿈을 정량화했습니다. 그 결과 많은 절연체가 축소 목표를 맞추지 못하고, 금속-채널 접촉은 요구되는 저항에 못 미친다고 적었습니다. 이들이 내놓은 길은 틈을 없애되 댕글링 본드는 만들지 않는 준공유결합 계면, 이른바 '지퍼형' 계면입니다 (arXiv:2509.17617, 계산+정량 분석). 앞에서 접촉저항 모형이 궁극적 한계로 지목한 '계면에 남는 틈'이 바로 이 틈입니다 (arXiv:2105.10792).

정직한 현주소

이 글이 모은 연구까지 보면, 2D 반도체는 실리콘의 즉각적 대체재가 아닙니다. 그래도 잠재력 쪽 근거는 분명합니다. 2026년의 한 연구가 딛고 선 배경은 이렇습니다. 그 저자들은 최첨단 트랜지스터가 게이트 길이(게이트가 채널을 덮어 쥐는 구간의 길이)와 채널 두께를 5 nm까지 줄였다고 적습니다. 어떤 소자를 가리키는지는 초록에 없어, 양산 칩의 게이트 길이(「「3나노」는 무엇의 길이인가」)와 같은 숫자로 읽으면 안 됩니다. 그러나 채널 폭을 40~50 nm 아래로 줄이는 일은, 가장자리의 댕글링 본드와 무질서, 옆쪽 공핍이 구동 전류를 억누르는 탓에 병목으로 남아 있었습니다 (arXiv:2606.04219).

그 연구는 프리프린트로, 2D 반도체 나노리본 트랜지스터의 폭을 15 nm까지 줄여 이 벽을 넘었다고 보고합니다. 폭을 줄이면 전류 밀도가 나빠진다는 종래의 축소 규칙과 반대로, 단층 MoS₂ 나노리본에서 켜짐 전류 밀도가 최대 230%, 이중층에서 최대 170% 좋아졌고, 가장 좁은 15 nm 부근에서 더 오르지 않고 멈췄습니다. 이 초협폭 소자들은 비슷한 치수에서 그때까지 보고된 것 가운데 가장 높은 on/off 비를 유지했고, 이동도와 문턱전압의 안정성도 나아졌습니다 (arXiv:2606.04219, 실측). 저자들은 이 결과가 트랜지스터의 궁극적 미세화에 유망하다고 적었습니다. 접촉·계면 공학 리뷰도 전통적인 반도체 기술이 재료 두께 미세화와 에너지 효율에서 제약에 부딪혔다는 진단에서 출발합니다 (arXiv:2601.02628, 프리프린트·리뷰).

그러나 접촉저항·p형·대면적 성장·유전체 통합이라는 강은 아직 다 건너지 못했습니다. 한 갈래로는 역할을 나누는 길이 보입니다. 그래핀을 접촉층으로, TMD를 채널로 쓰는 식입니다. 몇 층짜리 그래핀을 단층 MoS₂ 위에 쌓은 트랜지스터를 은(Ag) 접촉의 순수 MoS₂ 소자와 견준 2026년 프리프린트에서는 전하가 더 잘 들어갔고, 저자들은 띠 구조로 따져 보면 계면의 전하 이동으로 에너지 준위(페르미 준위)의 정렬이 나아지고 쇼트키 장벽의 효과가 줄어든 결과로 보인다고 적었습니다. 이동도 향상 배수는 순수 MoS₂ 대비 300 K에서 약 1.6배, 400 K에서 약 4.0배였습니다. 온도를 올렸을 때의 성능 저하도 뚜렷이 줄었는데, 저자들은 이것을 이종구조 쪽 수송에서 접촉·계면 같은 바깥 요인이 줄고 격자 진동이 지배하는 쪽에 가까워졌기 때문으로 해석합니다 (arXiv:2603.19937, 프리프린트·실측).

그래핀의 자리도 한쪽으로 닫히지 않았습니다. 앞에서 본 그 연구가 적은 시점까지 실제로 쓸 만하게 실증된 그래핀 소자는 사실상 마이크론 크기의 초고주파 아날로그 트랜지스터와 계측용 양자홀 소자였고 (arXiv:1202.5975, 실측), 디지털 스위치로는 갭을 여는 대가가 컸습니다. 그래도 그래핀 트랜지스터 리뷰는 그래핀을 CMOS에서 실리콘을 대체할 핵심 후보이자, 기존 기술이 부족한 테라헤르츠 검출용 트랜지스터의 후보로 함께 꼽습니다 (arXiv:2010.10382, 리뷰). 방금 본 접촉층 쓰임 (arXiv:2603.19937)도 여기에 더해집니다.

TMD 쪽도 마찬가지입니다. 단층 마이크로프로세서 (arXiv:1612.00965)와 폭을 줄인 나노리본 트랜지스터 (arXiv:2606.04219) 같은 시연이 쌓이고 있지만, 이것들은 양산 제품이 아닌 가능성의 증거입니다. 리뷰들도 승자를 선언하기보다 강점과 결점을 함께 정리하고 (arXiv:1402.0047), 2D 물질 로드맵도 새 연구 영역부터 상용화와 표준화까지를 함께 다룹니다 (arXiv:2503.22476).

벽이 둘이었다는 교훈

그래핀의 이야기는 과학에서 흔한 '열풍과 교정'의 한 예입니다. 한 물질의 빛나는 장점 하나가 결정적 약점 하나를 가린 채 기대를 키웠고, 데이터가 쌓이며 그 기대는 더 정확한 자리로 옮겨 갔습니다. 교정은 일찍 시작됐습니다. 열풍이 한창일 때 이미 한 리뷰가 그래핀 트랜지스터를 실리콘의 보완재로 적었습니다 (arXiv:0911.4685). 디지털 스위치로 쓰려면 갭을 열어야 했고, 그사이 고주파 쪽 쓰임이 실증되고 테라헤르츠·접촉층 쪽 쓰임이 후보로 꼽혔습니다.

그 과정에서 진짜 후보가 분명해졌습니다. 원자 두께에서도 띠간격을 가진 TMD 반도체입니다. 다만 후보가 됐다는 것과 왕좌를 차지했다는 것은 다릅니다. 1970년대 이후 마이크로프로세서가 거의 전부 실리콘으로 만들어지는 동안 다듬어진 접촉·도핑·유전체·대면적 공정의 성숙을 (arXiv:1612.00965), 2D 반도체는 십여 년째 쌓아 가는 중입니다 (arXiv:2402.02707).

그래핀이 남긴 경험이 하나 있습니다. 벽이 하나인 줄 알았는데 둘이었습니다. 갭이 없다는 벽은 갭을 만들어 넘었고, 그 뒤에 무질서라는 두 번째 벽이 서 있었습니다. TMD의 접촉저항과 유전체 통합도 그런 모양일 수 있습니다. 누설과 접촉저항과 기생 용량 셋이 반데르발스 틈 하나에 걸려 있다면, 그 틈을 다루는 방법이 셋을 한꺼번에 움직입니다. 다만 p형 도핑을 그 틈과 이어 놓은 근거는 이 글에 없습니다. 해법은 아직 손에 없지만, 어디를 파야 하는지는 전보다 또렷해졌습니다.

근거 논문

• "이중층 그래핀 FET" (2010) — arXiv:1001.3915 (프리프린트) — 상온 on/off 약 100.
• "그래핀 트랜지스터의 현황" (2009) — arXiv:0911.4685 (프리프린트) — 대체가 아니라 보완, 논리엔 결함.
• "그래핀 전자소자 입문" (2013) — arXiv:1309.0205 (프리프린트) — 본래 갭이 없는데 갭을 요구.
• "그래핀 FET 리뷰" (2020) — arXiv:2010.10382 (프리프린트) — 매달린 시료 이동도 2×10⁵.
• "2D 물질 로드맵" (2025) — arXiv:2503.22476 (프리프린트) — 그래핀·TMD·MXene.
• "구조화된 에피택셜 그래핀" (2012) — arXiv:1202.5975 (프리프린트) — 아직 표준 반도체를 못 넘음.
• "그래핀-hBN 초격자 FET" (2024) — arXiv:2405.06267 (프리프린트) — 정렬로 모아레 갭.
• "그래핀-텔루륨 헤테로구조" (2023) — arXiv:2311.16792 (프리프린트) — 상온 스핀-궤도 갭 240 meV.
• "금속 접촉의 이중층 갭 신호" (2014) — arXiv:1412.1202 (프리프린트) — 열린 갭이 저항을 더함.
• "CVD 그래핀 나노리본 FET" (2012) — arXiv:1204.0499 (프리프린트) — 폭 12 nm, 300 K 변조 10.
• "에피택셜 그래핀 나노리본 FET" (2013) — arXiv:1310.6823 (프리프린트) — 조심스럽게 제작하면 통상적 반도체다.
• "이중층 그래핀 가변 갭 분광" (2022) — arXiv:2206.02057 (프리프린트) — 무질서를 낮춰 120 meV.
• "반도체성 2D TMD 소자 응용" (2014) — arXiv:1402.0047 (프리프린트) — 강점과 결점을 함께.
• "2D-TMD 접촉저항·계면 공학" (2026) — arXiv:2601.02628 (프리프린트) — 페르미 고정과 해법 네 갈래.
• "단층 MoS₂의 양자 효과와 용량" (2023) — arXiv:2301.03453 (프리프린트) — 단면 63~78%.
• "2차원 반도체 마이크로프로세서" (2016) — arXiv:1612.00965 (프리프린트) — 트랜지스터 115개.
• "금속/2D 계면 전하 주입" (2017) — arXiv:1703.00671 (프리프린트) — 보고값이 갈린다.
• "깨끗한 MoS₂/Au 옴성 접합" (2026) — arXiv:2605.27187 (프리프린트) — 원인은 계면 오염.
• "접촉저항의 지배 성분" (2021) — arXiv:2110.02563 (프리프린트) — 무도핑 소자는 Rjun.
• "2D 반도체 전기 접촉 개선" (2021) — arXiv:2105.10792 (프리프린트) — 탄도 한계의 100배.
• "합성 단층 MoS₂ 접촉 통계" (2021) — arXiv:2106.08673 (프리프린트) — 330 Ω·μm, 모형은 어긋남.
• "원자 분해능 Ti-MoS₂ 접촉" (2018) — arXiv:1807.01377 (프리프린트) — 증착으론 못 푼다, 금속 선택.
• "가장자리 접촉의 축소 면역성" (2018) — arXiv:1807.08296 (프리프린트) — 20 nm 상단 대비 18배.
• "2D 쇼트키 장벽의 상 전하 낮춤" (2023) — arXiv:2301.05373 (프리프린트) — 계산상 상단이 낮다, 다만 가장자리 개선 인자도.
• "제일원리 전송선 터널링 한계" (2026) — arXiv:2603.14296 (프리프린트) — n형 상단, p형 가장자리.
• "p형 단층 WSe₂ 옴성 접촉" (2023) — arXiv:2312.04849 (프리프린트) — 전하이동 도핑 우회.
• "NbP 접촉의 WS₂ p형 전도" (2024) — arXiv:2409.18926 (프리프린트) — Ni·Pd 대비 50배 초과.
• "합성 단층 MoS₂ 성능 투영" (2016) — arXiv:1608.00987 (프리프린트) — 270 μA/μm, 한 걸음.
• "VLS 웨이퍼 MoS₂ 성장" (2019) — arXiv:1906.05436 (프리프린트) — 4인치 조각·2인치 막.
• "원자 두께 회로의 화학 조립" (2015) — arXiv:1512.05016 (프리프린트) — 측면 이종구조, 이득 70.
• "두께 의존 계면 쿨롱 산란" (2013) — arXiv:1308.3837 (프리프린트) — 단층에서 이동도 10배 저하.
• "단층 무질서 요동 영상화" (2026) — arXiv:2603.07418 (프리프린트) — 열처리로 요동 감소.
• "그래핀-MoS₂ 다중 FET" (2021) — arXiv:2108.02116 (프리프린트) — 황 공공 포획.
• "CaF₂ 절연막" (2019) — arXiv:1901.10980 (프리프린트) — 산화막 비정질, hBN 누설.
• "2D TMD용 유전체" (2024) — arXiv:2402.02707 (프리프린트) — 유전체 통합 기술 부재.
• "게이트 유전체 가리기" (2025) — arXiv:2509.20014 (프리프린트) — 평가가 단편적.
• "반데르발스 틈의 축소 제약" (2025) — arXiv:2509.17617 (프리프린트) — 누설↓, 저항·용량↑.
• "2D 나노리본 폭 축소 벽 돌파" (2026) — arXiv:2606.04219 (프리프린트) — 15 nm까지 폭 축소.
• "그래핀-MoS₂ 수직 이종구조" (2026) — arXiv:2603.19937 (프리프린트) — 순수 대비 이동도 향상.