「3나노」는 무엇의 길이인가 — 34평형 집을 줄자로 재면

「3나노 양산」이라는 제목

「3나노 공정 양산 시작」. 반도체 뉴스를 한 번이라도 훑어봤다면 이런 제목을 보셨을 것입니다. 몇 년 뒤에는 「2나노」가 나오고, 그다음 숫자는 더 작아집니다. 숫자가 작을수록 앞선 기술이라는 것까지는 대개 압니다.

그런데 그 3은 무엇의 길이일까요? 칩 안 어딘가에 길이가 3인 부품이 있어서 붙은 이름일까요? 이 글은 그 물음 하나를 따라갑니다. 답을 먼저 말하면, 예전에는 세대를 칩 안의 실제 치수로 셌고, 지금 그 숫자는 한 세대에 붙이는 이름입니다.

설명에는 아파트 하나를 씁니다. 한국에서 흔히 「34평형」이라고 부르는 집입니다. 평은 넓이를 재는 옛 단위이고, 1평은 약 3.3제곱미터입니다. 그런데 34평형 집에서 발코니를 빼고 방과 거실과 주방 바닥만 더하면 34평이 나오지 않습니다. 서류에 적힌 집 안 넓이, 곧 전용면적은 대개 84제곱미터, 약 25평입니다.

34라는 숫자에는 계단과 복도처럼 여러 집이 함께 쓰는 공간을 나눠 더한 넓이가 들어 있기 때문입니다. 이 비유는 한국 아파트를 부르는 일상적인 이름 붙이기에서 빌려 온 것이고, 연구에서 나온 사실이 아닙니다. 이 집을 글 끝까지 들고 가겠습니다.

이름에 든 숫자와 줄자로 잰 숫자는 다를 수 있습니다. 「3나노」도 그렇습니다. 다만 아파트의 34보다 한 걸음 더 나아갔습니다.

1나노미터는 얼마나 작은가

먼저 단위부터 손에 쥐어 봅니다. 나노미터는 10억 분의 1미터입니다. 1밀리미터를 백만 조각으로 나눈 한 조각이 1나노미터입니다. 머리카락 한 올의 굵기가 대략 0.1밀리미터이니, 그 굵기는 10만 나노미터쯤 됩니다. 칩 안에서 재는 길이는 이 작은 눈금으로 셉니다.

그 눈금으로 재는 대상은 트랜지스터입니다. 트랜지스터는 전류가 지나는 길을 열고 닫는 아주 작은 스위치입니다. 스위치가 어떻게 계산이 되는지는 형제편 「트랜지스터는 스위치다」가 다룹니다. 여기서는 스위치의 크기만 봅니다.

스위치에서 가장 자주 입에 오르던 길이가 있습니다. 채널은 트랜지스터 안에서 전류가 지나가는 길입니다. 그리고 게이트 길이는 트랜지스터에서 전류를 켜고 끄는 문지기가 채널을 눌러 쥐고 있는 구간의 길이입니다.

아파트로 옮기면 게이트 길이는 줄자로 잰 방 한 칸의 치수에 해당합니다. 이제 물음은 「3나노의 3이 이 줄자 눈금인가, 아니면 34평형의 34 같은 이름인가」로 바뀝니다.

숫자가 치수였던 시절

처음 수십 년 동안 반도체를 작게 만드는 일은 말 그대로 모든 치수를 더 작게 그리는 일이었습니다. 평평한 트랜지스터의 모양은 그대로 두고, 칩에 무늬를 새기는 빛의 파장을 점점 짧게 바꿔 가며 더 가는 선을 그렸습니다 (DOI: 10.1149/ma2023-01291774mtgabs, 학회 발표 초록).

이 시기의 한 걸음 한 걸음에 이름이 붙습니다. 노드는 반도체 공정의 한 세대에 붙이는 이름입니다. 「3나노 공정」의 「3나노」가 바로 노드 이름입니다. 반도체 산업은 출발할 때부터 트랜지스터의 가장 짧은 게이트 길이라는 실제 치수로 기술이 얼마나 나아갔는지를 재 왔습니다. 2020년에 나온 한 관점 글의 정리입니다 (DOI: 10.1109/jproc.2020.2981715, 관점 글). 노드 이름의 숫자도 그 시절에는 그 치수와 함께 작아졌습니다. 줄자로 잰 방 크기와 집 이름이 함께 움직이던 때입니다.

한 세대가 무엇을 하는 걸음이었는지도 정해져 있었습니다. 세대가 한 번 바뀔 때마다 같은 넓이에 담는 트랜지스터를 두 배로 늘려 가는 것이 이 산업의 속도였습니다 (DOI: 10.1109/iccd.2014.6974673).

두 배를 담으려면 얼마나 줄여야 할까요. 여기서부터는 산수입니다. 가로와 세로를 각각 약 0.7배로 줄이면 한 칸의 넓이는 약 0.5배가 됩니다. 넓이가 절반이면 같은 자리에 두 배가 들어갑니다.

요즘 뉴스에 나온 노드 이름을 늘어놓아도 7, 5, 3처럼 한 칸에 대략 0.7배씩 작아집니다. 이름끼리의 비율이 그렇다는 것이고, 이름이 곧 치수라는 뜻은 아닙니다.

작게 만들면 따라오던 두 가지

작게 만들면 좋은 일이 한꺼번에 따라왔습니다. 작게 만든 결과로 계산 성능과 에너지 효율이 기하급수로 좋아졌고, 컴퓨터는 커다란 대형 기계에서 개인용 컴퓨터로, 다시 휴대기기와 클라우드로 옮겨 왔습니다 (DOI: 10.1126/science.ade7656). 작게 만들면 따라오던 좋은 일 가운데 두 가지에는 이름이 있습니다.

무어의 법칙은 칩 하나에 넣는 트랜지스터 수가 일정한 기간마다 두 배로 늘어난다는 관찰입니다. 고든 무어는 그 기간을 1~2년으로 보았고, 그러면서 트랜지스터 하나의 값도 함께 내려간다고 보았습니다 (DOI: 10.1126/science.ade7656). 반도체 산업은 이 흐름을 앞날을 내다보는 지표로 써 왔고, 모두가 그 속도에 맞춰 움직이면서 스스로 이뤄지는 예언이 됐다는 평가도 있습니다 (arXiv:2205.15011, 프리프린트).

두 번째는 전력입니다. 데너드 스케일링은 트랜지스터를 작게 만들수록, 전력 소비를 그만큼 늘리지 않고도 성능을 올릴 수 있던 관계입니다 (DOI: 10.1109/ipdps.2008.4536223). 같은 넓이에 담는 트랜지스터 수와 성능이 40년 동안 꾸준히 오르는 데에는 1974년 데너드와 동료들이 정리한 이 관계가 길잡이 노릇을 했습니다 (DOI: 10.1109/icsict.2006.306040).

아파트로 옮기면 이렇습니다. 방을 작게 나눠 같은 동에 집을 두 배로 넣는데, 집집마다 쓰는 전기가 그만큼 줄어서 동 전체의 전기 요금은 크게 늘지 않던 시절입니다. 예전에는 작게 만들기만 하면 트랜지스터는 더 많아지고, 값은 싸지고, 전력 부담은 크게 늘지 않았습니다.

전력이 먼저 흔들리다

이 셋 가운데 전력 쪽이 먼저 흔들립니다. 2000년대 중반쯤의 일입니다. 45나노 노드 이후로 가면서 쓰지 않고 대기하는 동안 새는 전력과 트랜지스터마다 제각각인 특성이 가장 중요한 과제 가운데 둘로 꼽혔습니다 (DOI: 10.1109/icsict.2006.306040). 부품이 몇 나노미터 수준에 다가가면 트랜지스터는 꺼 둔 상태에서도 전류가 많이 새는, 이상적인 스위치와는 거리가 먼 물건이 됩니다 (DOI: 10.1109/jproc.2012.2190155).

그리고 데너드 스케일링을 가능하게 하던 물리적 조건은 거의 끝났습니다 (DOI: 10.1109/ipdps.2008.4536223). 그 무렵부터 칩 설계자들은 코어 하나를 더 빠르게 만드는 대신 코어의 수를 늘리는 쪽으로 방향을 틀었고, 그 전환은 부분적으로 데너드 스케일링이 무너진 데 대한 대응이었습니다 (DOI: 10.1145/2024723.2000108).

작게 만드는 일 자체는 멈추지 않았습니다. 다만 그다음 시기에는 치수를 줄이는 것과 함께 새 재료의 성질과 점점 복잡해지는 트랜지스터 구조가 성능을 끌어올렸습니다 (DOI: 10.1149/ma2023-01291774mtgabs, 학회 발표 초록). 성능이 좋아진 이유가 길이 하나가 아니게 된 것입니다. 노드 이름은 그 뒤로도 세대마다 작아졌습니다.

그렇게 세대를 거듭해 온 이름이 지금의 「3나노」입니다. 2020년 논문이 옮겨 적은 국제 반도체 로드맵(IRDS)을 따르면, 업계의 「3나노 노드」는 게이트 길이가 16나노미터입니다 (arXiv:2007.14448, 프리프린트). 이 값은 칩을 직접 잰 것이 아닙니다. 한 시뮬레이션 논문이 로드맵에 적힌 값을 옮겨 적은 것이고, 그 논문은 초록에서 노드 이름에 모두 따옴표를 칩니다. 3나노와 그 너머를 겨냥한 다른 시뮬레이션도 게이트 길이를 14나노미터 이하로 잡았습니다 (DOI: 10.1109/ted.2020.2987139, 컴퓨터 시뮬레이션).

「3나노」의 3은 칩 안 어느 한 부품의 길이를 가리키지 않습니다. 세대 번호입니다. 34평형의 34는 그래도 공용 공간까지 합친 어딘가의 넓이였습니다. 「3나노」의 3은 그보다 더 이름 쪽에 있습니다. 방향도 반대입니다. 34평형은 이름이 잰 값보다 크고, 「3나노」는 이름이 로드맵의 게이트 길이보다 작습니다. 이름은 3이고, 로드맵이 그 세대에 적어 둔 게이트 길이는 16입니다. 두 숫자는 같은 것을 재지 않습니다.

이름 대신 쓸 수 있는 자

이름이 치수를 말해 주지 않는다면, 세대를 무엇으로 재야 할까요. 설계하는 사람들이 실제로 쓰는 자는 간격입니다.

게이트 피치는 한 트랜지스터의 게이트에서 옆 트랜지스터의 게이트까지, 사이에 놓인 접촉까지 포함한 간격입니다. 벽에서 다음 벽까지, 벽 두께까지 넣어 잰 거리에 가깝습니다. 몇 개를 나란히 늘어놓을 수 있는지는 이 값이 정합니다. 앞의 3나노 겨냥 시뮬레이션은 이 간격을 32나노미터 이하로 잡았습니다 (DOI: 10.1109/ted.2020.2987139).

3나노 세대의 두 트랜지스터 구조를 비교한 한 설계 연구는 게이트 피치와 트랜지스터 위를 지나는 금속 배선 사이의 간격, 그리고 기본 회로 한 줄의 높이를 고정된 규칙으로 정해 두고 비교를 시작합니다 (DOI: 10.1109/ted.2022.3178665, 설계·기술 최적화 시뮬레이션). 한 세대의 크기를 말할 때 쓰는 값이 이런 간격들입니다.

간격을 모두 합쳐 한 숫자로 말하는 방법도 있습니다. 트랜지스터 밀도는 같은 넓이의 칩에 트랜지스터가 몇 개 들어가는지를 센 값입니다. 아파트로 옮기면 동 하나에 몇 집이 들어가느냐입니다. 앞에서 본 「세대마다 두 배」도 이 밀도를 두고 한 말이었습니다 (DOI: 10.1109/iccd.2014.6974673).

밀도라는 자는 앞으로 더 쓸모가 커질 수 있습니다. 평면 위에서 더 줄이는 데는 물리적 한계가 보이기 시작했고, 국제 로드맵은 2031년부터 트랜지스터를 여러 층으로 쌓아 올리는 방향을 예측합니다 (DOI: 10.1109/jxcdc.2024.3482464). 층을 쌓으면 어느 한 길이는 그대로여도 같은 바닥에 든 트랜지스터 수는 늘어납니다. 층수를 올린 아파트가 같은 땅에 집을 더 넣는 것과 같습니다. 얼마나 늘어나는지는 연구가 따져 보는 중입니다.

앞에서 본 2020년의 관점 글은 게이트 길이라는 자가 이제 거의 쓸모를 잃었다며, 그 자리에 밀도를 새 자로 제안했습니다. 논리 회로와 메모리, 칩을 한데 묶는 기술의 발전을 한꺼번에 재자는 제안입니다 (DOI: 10.1109/jproc.2020.2981715, 관점 글). 세대를 비교하려면 이름 대신 간격과 밀도를 물어야 합니다.

이와 별개로 2014년에는 로드맵을 스마트폰과 서버 같은 제품 전체의 눈으로 다시 짜자는 제안도 나왔습니다 (DOI: 10.1109/iccd.2014.6974673).

「2나노 양산」 기사를 읽는다

이제 새 기사를 하나 읽어 봅니다. 「2나노 공정 양산 돌입」. 방금 배운 것으로 세 가지를 물을 수 있습니다.

첫째, 이 2는 무엇의 이름인가. 앞 세대인 3나노에서 로드맵이 적은 게이트 길이가 16나노미터였으니, 2나노의 2를 줄자 눈금으로 읽을 근거는 없습니다. 이름이 치수가 아니라면, 두 회사가 같은 이름을 붙였다고 해서 같은 치수라는 보장도 없습니다. 34평형이라는 이름만으로 두 집의 방 크기를 비교할 수 없는 것과 같습니다.

둘째, 같은 넓이에 몇 개가 들어가는가. 게이트 피치와 배선 간격이 얼마나 좁아졌는지, 그래서 밀도가 앞 세대보다 몇 배가 됐는지가 이 세대의 진전을 재는 자입니다. 기사가 이 숫자를 적었다면 그것이 이름보다 더 많은 것을 말합니다.

셋째, 전력은 따로 확인했는가. 데너드 스케일링이 살아 있던 시절에는 작게 만들면 전력 부담이 늘지 않는 것이 따라왔습니다. 그 관계가 거의 끝난 뒤로는 작아졌다는 사실만으로 전력 문제가 풀렸다고 읽을 수 없습니다. 전력은 이제 따로 묻고 따로 답해야 하는 항목입니다.

이름을 들으면 자를 묻습니다. 34평형이라는 말을 들은 사람이 「집 안 바닥은 몇 제곱미터인가요」라고 묻듯이, 「2나노」라는 말을 들으면 「게이트 사이 간격은, 같은 넓이의 트랜지스터 수는」이라고 물으면 됩니다.

남은 질문

무어의 법칙이 끝났는지에는 답이 갈립니다. 작게 만들기가 한계에 다가가며 무어의 법칙도 끝나 가고 있어 성능은 소프트웨어와 알고리즘, 하드웨어 설계에서 찾아야 하고, 그 이득은 고르지 않고 갈수록 줄어들 것이라는 시각이 있고 (DOI: 10.1126/science.aam9744), 노드마다 밀도가 두 배가 되는 흐름이 예전보다 느린 속도로 지금도 이어진다는 시각도 있습니다 (DOI: 10.1126/science.ade7656).

어디를 더 볼까

「3나노」 세대의 16나노미터라는 게이트 길이와, 그다음 산업이 세대를 무엇으로 세기 시작했는지는 「무어의 법칙 그 이후 — '나노미터'는 무엇을 뜻하게 됐나」가 논문을 따라 깊게 다룹니다. 데너드 스케일링이 끝난 뒤 전력의 벽이 칩 설계를 어떻게 바꿨는지는 「왜 클럭은 4GHz에서 멈췄나 — 다크 실리콘과 전력의 벽」이 봅니다. 칩을 여러 조각으로 나눠 붙이는 방향은 「하나로 만들지 않기로 했다 — 칩을 조각내 붙인 뒤 남은 계산서」에 있습니다.

「반도체 첫걸음」의 다른 글들은 트랜지스터가 어떻게 스위치로 계산을 하는지(「트랜지스터는 스위치다」), 그 작은 무늬를 빛으로 어떻게 그리는지(「빛으로 그린다 — 노광」), 그리고 계산보다 데이터를 나르는 일이 왜 더 느린지(「계산보다 나르기가 느리다 — 메모리 병목과 HBM」)를 다룹니다.

근거 논문

• "(Gordon E. Moore Medal for Outstanding Achievement in SSS&T) Moore's Law Sustained by Non-Lithographic Technologies" (2023) — DOI: 10.1149/ma2023-01291774mtgabs — 미세화는 노광 파장을 줄여 평면 트랜지스터를 기하학적으로 줄이던 시기, 새 재료와 치수로 이어 간 「등가 스케일링」 시기를 거쳐 IRDS 2022가 말하는 「3D 전력 스케일링」 시기로 들어섰다(학회 발표 초록).
• "A Density Metric for Semiconductor Technology [Point of View]" (2020) — DOI: 10.1109/jproc.2020.2981715 — 반도체 산업은 처음부터 트랜지스터의 최소 게이트 길이라는 물리 치수로 기술 진전을 재 왔으나 이 지표는 오늘날 거의 쓸모를 잃었다. 대신 논리·메모리·패키징/집적의 진전을 함께 담는 밀도 지표를 제안한다(관점 글).
• "ITRS 2.0: Toward a re-framing of the Semiconductor Technology Roadmap" (2014) — DOI: 10.1109/iccd.2014.6974673 — 무어의 법칙은 트랜지스터 밀도를 기술 세대(노드)마다 2배로 늘리는 원동력이었다. 기존 로드맵 방법론은 산업 전체의 진화를 담지 못해 시스템 수준의 새 동인과 새 지표를 제안한다.
• "Toward attojoule switching energy in logic transistors" (2022) — DOI: 10.1126/science.ade7656 — 무어는 집적회로의 부품 수가 1~2년마다 두 배가 되고 트랜지스터당 비용이 내려간다고 보았다. 노드마다 밀도가 두 배가 되는 흐름은 역사적 속도보다 느리게 지금도 이어진다.
• "Moore's Law is dead, long live Moore's Law!" (2022) — arXiv:2205.15011 — 반도체 산업은 무어의 법칙을 예측 지표로 써 왔고 그것은 자기실현적 예언이 됐다. 원래의 무어의 법칙이 흔들린다는 데 동의가 늘어 정량적 수정안을 제안한다(프리프린트).
• "Power efficiency in high performance computing" (2008) — DOI: 10.1109/ipdps.2008.4536223 — 전력 소비를 그만큼 늘리지 않고 성능을 올리게 해 주던 데너드 스케일링의 물리적 원리는 거의 끝났다. 대형 컴퓨터 전력 측정 방법을 다룬다.
• "Overcoming research challenges for CMOS scaling: industry directions" (2006) — DOI: 10.1109/icsict.2006.306040 — 데너드의 스케일링 이론과 무어의 법칙이 40년간 밀도·성능 향상을 이끌었다. 45nm 노드 이후 대기 전력과 소자 특성의 편차가 가장 큰 과제이고, 재료·구조 혁신, 3차원 적층, 새 원리 소자라는 세 방향을 제시한다.
• "Science and Engineering Beyond Moore's Law" (2012) — DOI: 10.1109/jproc.2012.2190155 — 부품이 몇 나노미터에 다가가면 전자 소자는 이상적인 스위치에서 멀어져 꺼진 상태에서 많이 샌다. 병렬 제조·설계 효율·기능 통합·새 원리 등 대안을 검토한다.
• "Dark silicon and the end of multicore scaling" (2011) — DOI: 10.1145/2024723.2000108 — 2005년 이후 설계자는 단일 코어 성능 대신 코어 수를 늘렸고, 이는 데너드 스케일링 실패에 대한 부분적 대응이다. 멀티코어 확장도 전력에 묶인다.
• "Negative Capacitance Enables FinFET Scaling Beyond 3nm Node" (2020) — arXiv:2007.14448 — 업계의 "3nm 노드"는 IRDS에 따르면 게이트 길이 16nm인 마지막 핀펫 노드다(TCAD 시뮬레이션 논문의 배경 진술, 프리프린트).
• "Opportunities in Device Scaling for 3-nm Node and Beyond: FinFET Versus GAA-FET Versus UFET" (2020) — DOI: 10.1109/ted.2020.2987139 — 3nm 노드를 겨냥해 접촉 게이트 피치 32nm 이하에 맞추려 게이트 길이를 14nm 이하로 잡고 소자 구조들을 TCAD로 비교했다.
• "Optimization and Benchmarking FinFETs and GAA Nanosheet Architectures at 3-nm Technology Node: Impact of Unique Boosters" (2022) — DOI: 10.1109/ted.2022.3178665 — 3nm 치수에서 게이트 피치·금속 배선 피치·셀 높이를 고정 규칙으로 두고 두 구조를 설계·기술 최적화 틀로 비교했다.
• "Scaling Logic Area With Multitier Standard Cells" (2024) — DOI: 10.1109/jxcdc.2024.3482464 — 층 안의 기하학적 미세화에 물리적 한계가 보여, IRDS는 2031년부터 트랜지스터를 여러 층으로 쌓는 전환을 예측한다. 2~3층 표준 셀의 밀도 향상 여지를 평가했다.
• "There's plenty of room at the Top: What will drive computer performance after Moore's law?" (2020) — DOI: 10.1126/science.aam9744 — 미세화가 한계에 다가가며 무어의 법칙이 끝나 가므로 성능 향상은 소프트웨어·알고리즘·하드웨어 설계에서 와야 하고, 그 이득은 기회적이고 고르지 않으며 수확 체감을 겪는다.