Paperis 아티클
큰 다이 하나는 결함 하나에 통째로 버려지고, 노광 장비가 한 번에 찍어 낼 수 있는 넓이에도 천장이 있다. 그래서 업계는 자르는 쪽을 택했고 회로마다 다른 공정을 골라 쓰는 덤까지 얻었다 — 그 대신 면적·전력·열·휨·시험·표준·공급망 신뢰가 청구서로 돌아왔고, 「몇 조각이 최적인가」의 답은 지금도 대부분 각자의 모형 안에서 계산된 값이다.
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2019년, 한 연구팀이 조각 36개로 이루어진 칩을 설계하고 실제로 만들어 시험했다. 이름은 심바(Simba)다. 조각 하나가 초당 4조 번의 연산(4 TOPS)을 냈고, 36조각을 한 패키지에 담은 전체는 최대 128 TOPS에 와트당 최대 6.1 TOPS를 냈다. 이미지 인식 모델 ResNet-50을 한 장씩 넣었을 때 초당 1988장을 처리했고, 한 장을 처리하는 데 걸린 시간은 0.50 밀리초였다 (DOI: 10.1145/3352460.3358302, 실측).
성능은 여기까지다. 더 흥미로운 것은 같은 논문이 서론에 적어 둔 다른 문장이다. 지금까지의 다중 칩 모듈은 대개 큼직한 조각 몇 개만 담고 있었고, 그 이유는 조각과 조각 사이의 통신이 면적과 성능과 에너지를 모두 잡아먹기 때문이라는 것이다. 36조각은 자연스러운 선택이 아니었다. 일부러 극단까지 밀어 본 실험이었다.
그렇다면 왜 애초에 자르는가. 그리고 왜 아무나 36조각까지 가지 않는가.
오랫동안 반도체의 답은 하나였다 — 칩은 하나로 만들수록 좋다. 그런데 지난 10년 사이 업계 전체가 그 답을 뒤집었다. 이 글은 무엇이 그 뒤집기를 강제했는지, 그리고 뒤집은 대가로 어떤 청구서가 날아왔는지를 본다.
읽기 전에 하나만. 이 글에 나오는 수치는 등급이 고르지 않다. 실제로 만들어 잰 값, 설계 도구가 참조 아키텍처를 놓고 계산한 값, 열·비용 모형이 낸 값, 제조사가 자기 기술을 소개하며 발표한 값이 뒤섞인다. 이 분야는 그 넷이 한 문단 안에 함께 나오기 쉽다. 그래서 그때마다 표시했다 — 라벨은 논문이 아니라 문장에 붙는다.
심바의 36조각을 예외로 만든 그 한 줄로 돌아가 보자. 통념은 "큰 칩이 좋다"가 아니라 "자르면 손해다"에 가깝다.
모놀리식 SoC는 연산·메모리·입출력·아날로그까지 시스템에 필요한 회로를 전부 한 장의 실리콘 위에 함께 얹어 만든 칩이다. 한 덩어리 돌을 깎아 만든 조각상과 같다. 이음매가 없으니 가장 튼튼하고 가장 빠른데, 대신 어디 한 군데가 잘못되면 그 덩어리를 통째로 버려야 한다. 웨이퍼에서 잘라 낸 실리콘 한 장을 다이(die)라고 부르는데, 모놀리식 방식에서는 그 다이 한 장이 곧 제품이었다.
이제 그 반대편. 칩렛은 그 자체로는 완제품이 아니고 다른 조각과 한 패키지 안에서 이어 붙여야 비로소 하나의 시스템이 되는, 따로 만든 실리콘 조각이다. 다이를 여러 장으로 나눠 만들어 놓고 마지막에 한 패키지 안에서 붙이는 쪽을 택한 것이다.
자르는 순간 새로 생기는 것이 있다. 한 다이 안에서는 회로와 회로를 그냥 선으로 이으면 되지만, 조각이 나뉘면 그 경계마다 신호를 내보내고 받아들이는 장치를 따로 세워야 한다. 다이-투-다이 인터페이스는 한 패키지 안에 나란히 앉은 조각과 조각이 서로 데이터를 주고받기 위해 양쪽 가장자리에 두는 전용 회로와 그 규약이다. 그 장치가 차지하는 면적과 먹는 전기가 곧 자르는 값이다.
이 대가를 가장 또렷하게 적어 둔 것은, 공교롭게도 그 대가를 줄이려고 쓰인 논문이다. 대규모 신경망 가속기의 구조와 매핑을 함께 탐색하는 틀을 내놓은 연구진은 자기 문제 설정을 이렇게 적는다 — 칩렛 기술은 더 비싼 패키징 비용과 값비싼 다이-투-다이 인터페이스를 함께 들여오는데, 그 인터페이스는 온칩 배선보다 면적을 더 쓰고 전력을 더 먹고 대역폭은 더 낮다 (DOI: 10.1109/hpca57654.2024.00022). 이것은 그 논문이 풀려는 문제를 적은 것이지 그 논문의 결론이 아니다. 다만 문제 진술로서는 정확하다.
그 손해는 계산된 적이 있다. 한 반도체 회사의 설계 플랫폼 연구는 같은 시스템을 2D 모놀리식으로 만들 때와 세 가지 방식으로 나눠 붙일 때를 나란히 놓았다. 450 제곱밀리미터짜리 고성능·인공지능용 사례에서 다이를 균질하게 쪼갰을 때, 2D 모놀리식 대비 추가로 늘어난 전력은 다중 칩 모듈에서 2.1%, 2.5D 실리콘 인터포저에서 1.1%, 3D 적층에서 0.04%였다. 면적은 각각 5.6%, 2.4%, 2.4% 늘었다 (DOI: 10.1109/ectc51906.2022.00010).
이 숫자들은 같은 논문 안에서 같은 조건으로 견준 값이라 비교가 성립한다. 다만 등급은 짚어 두자 — 설계 플랫폼이 참조 아키텍처를 놓고 계산한 값이지, 실제로 만들어 잰 칩이 아니다.
그리고 방향이 뚜렷하다. 조각 사이의 거리를 줄일수록 자르는 값이 줄어든다. 옆에 늘어놓는 것보다 인터포저 위가 낫고, 인터포저 위보다 위아래로 겹치는 쪽이 낫다.
여기까지가 통념이다. 자르면 손해고, 손해는 거리에 비례한다. 그런데도 업계는 잘랐다.
수율은 만든 것 가운데 실제로 팔 수 있는 상태로 나온 것의 비율이다. 빵 반죽을 편 판 위에 건포도가 드문드문 박혀 있다고 해 보자. 큰 틀로 찍으면 한 장 안에 건포도가 들어갈 확률이 높고, 작은 틀로 찍으면 건포도가 든 몇 장만 버리면 된다. 실리콘 웨이퍼 위의 결함이 그 건포도다.
이것이 첫 번째 벽이다. 다이가 커지면 결함 하나에 통째로 버려지고, 커질수록 그 확률이 빠르게 오른다.
두 번째 벽은 더 단순하다. 노광 장비가 한 번에 찍어 낼 수 있는 넓이에 물리적 천장이 있다. 이 넓이를 업계는 한 레티클이라 부르는데, 한 대만 놓고 말하면 대략 830 제곱밀리미터다. 이보다 큰 다이는 애초에 한 번에 찍히지 않는다.
두 벽이 만난 지점을 한 리뷰는 이렇게 요약한다 — 다이 크기의 지속 불가능한 성장세가 레티클 한계에 부딪혔고, 트랜지스터 하나당 비용의 상승이 세대별 공정 발전이 주는 스케일링 이득을 넘어서고 있다 (DOI: 10.1109/mm.2024.3524130, 리뷰). 미세화가 계속되는데도 트랜지스터당 값이 오르기 시작한 것이 결정적이었다. 그 순간 "한 덩어리로 크게"는 기술 문제이기 전에 회계 문제가 된다.
그렇다고 830 제곱밀리미터에 얌전히 멈춘 것도 아니다. 한 파운드리는 여러 장의 마스크를 이어 붙이는 방식으로 조각들을 얹는 판 자체를 키워 왔다. 한 레티클 약 830 제곱밀리미터에서 두 레티클 약 1700 제곱밀리미터로, 다시 세 레티클 약 2500 제곱밀리미터까지. 그 위에 로직 칩들을 합쳐 1200 제곱밀리미터와 고대역폭 메모리 스택 8개를 올렸다 (DOI: 10.1109/ectc32696.2021.00028, 제조사 발표). 이 이야기가 어떻게 끝나는지는 마지막 절에서 다시 만난다.
그렇다면 자르면 수율이 실제로 얼마나 좋아지는가. 상용 D램을 칩렛 방식으로 다시 설계해 본 연구가 그 값을 냈다. 모놀리식 칩 대비 칩 수준 수율이 1.27배였고, 지연 시간 지표도 함께 좋아졌다. 같은 논문은 비용도 계산했는데 이쪽은 분모가 다르다 — 떠오르는 공정 세대에서 전통적인 D램 모듈 대비 총비용 최대 10% 절감이다 (DOI: 10.1109/tvlsi.2025.3527976). 한 문장 안에 기준이 두 개 들어 있으니, 둘을 뭉뚱그려 "27% 좋아지고 10% 싸진다"로 읽으면 안 된다. 그리고 이 값들은 소자·회로·칩·시스템을 함께 본 분석의 결과이지 만들어 잰 칩이 아니다.
이 계산 자체는 새롭지 않다. 2009년에 이미 한 연구소가 3D 집적의 비용 모형을 세워, 여러 적층 전략의 값을 단일 다이 방식과 견주고, 실리콘 관통 전극 공법과 시험 전략이 시스템 전체 비용에 미치는 영향까지 따졌다 (DOI: 10.1109/3dic.2009.5306575, 모형). 나눠 붙이는 것이 이득이냐는 질문은 15년 넘게 같은 자리에 있었다. 답이 바뀐 것은 계산법이 아니라 입력값이다.
조각들을 얹는 판도 값에 들어간다. 인터포저는 여러 칩을 나란히 얹어 놓고 그 사이를 잇는 배선만 촘촘히 깔아 둔 얇은 판이다. 배선이 이미 깔린 받침판을 두고 그 위에 기기를 얹는 셈이다. 2017년의 한 연구는 2D 모놀리식과, 배선만 있는 수동 인터포저와, 회로가 들어간 능동 인터포저를 견줬다. 결론은 어느 한쪽의 승리가 아니었다 — 둘 다 고성능 시스템의 기능 수율과 파라미터 수율을 비용 효율적으로 개선할 수 있다는 것이다 (DOI: 10.1109/iccad.2017.8203849, 모형).
자르는 이유가 수율과 레티클이었다면, 자르고 나서 발견된 것도 있다. 이쪽이 오히려 더 오래 남을 이유일지 모른다.
이종집적은 성질도 만든 공정도 서로 다른 조각들을 굳이 같은 공정으로 통일하지 않은 채 한 패키지 안에 함께 담는 방식이다. 연산 회로는 가장 비싼 최신 공정으로 뽑고, 전원 관리나 바깥과 통신하는 회로는 값싸고 오래된 공정으로 뽑아 나란히 앉히는 식이다. 한 덩어리로 만들었다면 전부 가장 비싼 공정을 써야 했을 것이다.
왜 굳이 나누는가. 모든 회로가 미세화로 같은 이득을 보지는 않기 때문이다. 96개 코어를 능동 인터포저 위에 3차원으로 쌓아 올린 시제품을 보고한 연구진은 자기 설계의 출발점을 이렇게 적는다 — 최신 공정의 비용이 오르고 있고, 아날로그 회로와 입출력 신호 회로는 줄이기가 어렵기 때문에, 단일 다이가 아닌 대안적 구조들이 주류가 되어 가고 있다는 것이다 (DOI: 10.1109/jssc.2020.3036341).
그 시제품이 곧 이종집적의 증거다. 28나노 FDSOI 공정으로 만든 칩렛 6개를, 65나노 공정으로 만든 능동 인터포저 위에 마이크로범프로 얹었다. 마이크로범프는 칩과 칩을 이으려고 두 면 사이에 끼워 넣는, 끝에 땜납을 씌운 아주 작은 금속 기둥이다. 그 기둥들의 간격은 20마이크로미터였다 — 뒤에 나올 「1마이크로미터」는 극한의 이야기이고, 만들어진 시제품은 이 자릿수에 있다. 같은 논문이 보고한 수직 연결의 대역폭 밀도는 제곱밀리미터당 초당 3테라비트, 인터커넥트 지연은 밀리미터당 0.6나노초였다(실측).
여기서 결정적인 한 줄은 성능이 아니라 수율 쪽에 있다. 같은 팀이 같은 시제품을 학회에서 발표한 글은 이렇게 적는다 — 복잡한 기능을 넣었는데도 능동 인터포저의 수율이 높은데, 그 이유가 성숙한 65나노 공정과 낮아진 복잡도(제곱마이크로미터당 트랜지스터 0.08개)라는 것이다. 인터포저 면적의 30%는 전압 변환기의 커패시터에 내줬다 (DOI: 10.1109/isscc19947.2020.9062927). 오래된 공정이기 때문에 잘 만들어졌다. 모놀리식 세계에서는 성립할 수 없는 문장이다.
같은 발표문은 기존 접근의 한계도 함께 적는데, 거기서 새 이름이 하나 나온다. 알려진-양품-다이는 패키지에 붙이기 전에 미리 시험을 거쳐 멀쩡하다는 것이 확인된 조각을 가리킨다. 왜 중요한가. 조각 하나가 불량이면 그 조각만 버려지는 것이 아니라 이미 붙여 놓은 멀쩡한 조각들과 패키지까지 함께 버려지기 때문이다. 붙이기 전에 미리 걸러 내는 일이 조립 전체의 값을 정한다.
그 발표문의 지적은 이렇다. 시스템을 여러 조각으로 나눠 얹는 방식이 알려진-양품-다이 전략과 수율 관리를 통해 비용을 줄이는 것은 맞지만, 그 방식들에는 유연하고 효율적인 장거리 통신, 이종 칩렛의 매끄러운 통합, 그리고 전력 관리나 시스템 입출력처럼 덜 미세화되는 아날로그 기능의 손쉬운 통합이 빠져 있다는 것이다.
한 파운드리가 3차원 적층 플랫폼을 소개한 글은 이 개념을 정확히 이 자리에 놓는다. 그 플랫폼은 칩 크기도 기능도 웨이퍼 공정 노드도 서로 다른 알려진-양품-다이들을 하나의 시스템 칩으로 통합하는 것을 목표로 삼았고, 3D 패키징이 넘어야 할 세 가지 난제를 열·전력 전달·수율로 꼽았다 (DOI: 10.1109/ectc.2019.00095, 제조사 발표).
이 논리는 조립 순서까지 바꾼다. 한 후공정 업체는 재배선층을 먼저 만들어 품질을 확인한 다음 칩을 붙이는 "칩 라스트" 방식을 쓴 이유를 이렇게 적는다 — 불량 다이로 인한 손실이 줄고 총 생산 비용이 낮아지기 때문이다. 그렇게 만든 패키지에는 용도에 맞춰 통째로 설계한 큰 칩 하나와 작은 칩렛 8개가 들어갔다 (DOI: 10.1109/ectc51906.2022.00309, 제조사 발표).
그렇다면 결국 싸졌다는 뜻인가. 후공정 업계의 정직한 문장 하나를 옮긴다. 이종 집적 패키지는 단일 다이 플립칩 BGA 같은 전통적 대안보다 더 비싸다. 다만 그 증가분이 줄어든 총 실리콘 비용과 후속 제품의 출시 시간 단축으로 자주 상쇄된다는 것이다 (DOI: 10.4071/001c.129072, 후공정 업체 발표). "자주 상쇄된다"는 "항상 상쇄된다"가 아니다. 같은 글은 실리콘 인터포저를 쓰는 2.5D 방식을 자사에서 2017년부터 양산해 왔다고 밝힌다.
재사용도 저절로 일어나지 않는다. 586 제곱밀리미터짜리 재사용 가능 능동 인터포저를 발표한 연구진은 문제를 이렇게 적는다 — 전용 설계마다 큰 실리콘 판을 새로 만드는 것은 비싸고 비효율적이지만, 인터커넥트와 인터페이스가 특정 칩렛에 맞춰져 있어서 인터포저 위의 신호 배선을 재사용하는 데 어려움이 생긴다는 것이다 (DOI: 10.1109/isscc49661.2025.10904819). 그래서 그들은 배선을 프로그래밍할 수 있게 만들었다. 같은 방향의 지적이 신경망 가속기 쪽에도 있다 — 칩렛이 초기 개발 비용을 나눠 지기 위한 방법으로 제안돼 왔지만, 어떤 칩렛이 정말로 필요한지 신중히 가려내지 않으면 재사용 기회는 제한된 채로 남는다 (arXiv:2510.08873v1, 프리프린트).
10배. 자르는 값을 이야기할 때 가장 자주 인용되는 숫자다. 다이-투-다이 인터페이스의 업계 표준인 UCIe(유니버설 칩렛 인터커넥트 익스프레스)를 다룬 한 논문은 그 저전력 기능들이 10배의 전력 절감을 가져온다고 적는다. 여기서 분모가 이 문장의 절반이다 — 통상적인 오프패키지 입출력 대비다 (DOI: 10.1145/3665314.3680473). 즉 패키지 밖으로 신호를 내보내는 것보다 10배 싸다는 뜻이지, 한 다이 안에서 그냥 선을 잇는 것보다 싸다는 뜻이 아니다. 앞 절의 문제 진술과 이 문장은 서로 모순되지 않는다. 층위가 다를 뿐이다.
실제로 만들어 잰 값도 있다. 2020년에 보고된 7나노 칩렛 두 장짜리 프로세서는 인터포저 위 0.5밀리미터 길이의 채널로 서로 통신했다. 총 320기가바이트/초, 핀당 초당 8기가비트, 송신 스윙 0.3볼트, 비트 하나를 옮기는 데 든 에너지는 0.56피코줄, 대역폭 밀도는 제곱밀리미터당 초당 1.6테라비트였다 (DOI: 10.1109/jssc.2019.2960207, 실측). 2023년에 보고된 4나노 핀펫 다이-투-다이 칩렛은 선 하나당 초당 32기가비트로 동작하며 비트당 0.44피코줄, 가장자리 길이 1밀리미터당 초당 8테라비트를 냈다 (DOI: 10.1109/isscc42615.2023.10067477, 실측).
두 값을 나란히 놓아 "몇 해 사이 이만큼 좋아졌다"로 읽고 싶은 유혹이 생기는 자리인데, 그렇게 읽으면 안 된다. 서로 다른 공정 노드에서 만든 서로 다른 링크이고, 무엇보다 뒤의 두 수치는 단위부터 다르다. 1.6테라비트/초/제곱밀리미터는 면적당 값이고 8테라비트/초/밀리미터는 가장자리 길이당 값이다. 같은 자로 잰 값이 아니다. 비트당 에너지 0.56과 0.44만이 같은 종류의 값인데, 그 둘조차 노드가 다르다. 단위가 같아서 더 헷갈리는 쌍도 있다 — 앞 절의 제곱밀리미터당 초당 3테라비트는 위아래로 겹친 3D 연결의 값이고, 여기 1.6테라비트는 인터포저 위를 평면으로 지나는 채널의 값이다.
이 글은 여기서 규칙을 하나 세운다. 비교하려면 같은 논문 안의 대조군이어야 하고, 아니면 층위를 문장으로 밝힌다. 이 규칙은 뒤의 절들에서 계속 시험당한다.
같은 논문 안의 대조군은 이렇게 생겼다. 한 후공정 업체의 설계 생태계 연구는 UCIe 규격의 두 폭을 같은 조건에서 견줬다. 같은 32기가비트/초의 전송 속도를 유지하면서 폭을 x32에서 x64로 늘리면, 재배선층의 선폭과 간격을 2/2마이크로미터에서 1.7/1.7마이크로미터까지 줄여야 하고 배선이 훨씬 복잡해진다 (DOI: 10.1109/ectc51529.2024.00168, 제조사 발표). 대역폭을 두 배로 하는 값이 배선의 굵기로 청구되는 셈이다.
그렇다면 이 값은 끝까지 줄어들 수 있는가. 여기에 가장 멀리 내다본 답이 있다. 한 연구진은 접합 간격이 1마이크로미터까지 내려가는 연속체 전체에 대한 다이-투-다이 해법을 보고했다. 접합 간격은 칩과 칩을 잇는 접점 하나의 중심에서 바로 옆 접점의 중심까지의 거리다. 극장 좌석으로 치면 의자 자체의 폭이 아니라 등받이에서 다음 등받이까지의 거리다.
이 논문에는 반직관적인 결과가 하나 있다. 저자들의 분석이 시사하는 바로는, 전통적인 신호 인터페이스에서 보이는 추세와 반대로, 접합 간격이 내려갈수록 주파수를 낮추는 쪽이 가장 전력 효율적인 성능을 낸다는 것이다. 그리고 그다음 문장이 이 글의 한복판에 닿는다 — 그들의 구조적 접근은 접합 간격이 1마이크로미터에 접근할수록 모놀리식 SoC 설계에 근접하거나 그것을 넘어서는 전력·성능·신뢰성 특성을 제공한다 (DOI: 10.1038/s41928-024-01126-y).
이 문장에서 조건절을 빼면 문장이 거짓이 된다. "칩렛이 모놀리식을 이겼다"가 아니다. 1마이크로미터에 접근하는 극한에서, 저자들의 분석에 따르면 그렇다는 것이다. 오늘 대부분의 패키지는 그 극한에 있지 않다.
36조각이 "일부러 극단까지 밀어 본 실험"이었다는 말은, 보통은 그렇게까지 가지 않는다는 뜻이다. 자르는 것이 이득이라면, 더 잘게 자를수록 더 이득인가.
여기에 가장 깔끔한 답을 낸 연구가 있다. 다중 칩 모듈 방식의 GPU에서 연산 자원을 몇 조각으로 나눌 것인가를 웨이퍼당 성능이라는 지표로 탐색한 연구다. 결론은 이렇다. 성능은 큰 조각 몇 개일 때 최대가 되고, 비용과 환경 발자국은 작은 조각 여럿일 때 최소가 되며, 최적의 균형은 중간 크기 조각을 적당한 개수 쓸 때 나온다. 그리고 저자들은 두 가지 단서를 붙인다 — 최적 조각 수는 워크로드에 따라 달라지고, 조각 사이의 대역폭이 커지면 그 최적 개수가 늘어난다 (DOI: 10.1109/lca.2023.3313203, 모형).
마지막 단서가 이 분야의 지형도를 설명한다. 붙이는 기술이 좋아질수록 더 잘게 자를 수 있다. 자를 수 있는 조각 수는 물성이 정한 상수가 아니라 패키징 기술의 함수다.
여기서 이 글을 연 36조각으로 돌아가 보자. 심바 연구진은 조각을 잘게 나눈 대가를 실제로 치렀다. 조각 사이 통신 오버헤드를 줄이려고 데이터 지역성을 높이는 타일링 최적화 세 가지를 넣어야 했고, 그것으로 얻은 것이 기본 레이어 매핑 대비 최대 16%의 속도 향상이었다 (DOI: 10.1145/3352460.3358302). 즉 잘게 쪼갠 값의 일부를 소프트웨어가 갚았다.
그다음 세대의 연구들은 이 값을 더 줄이려 한다. 앞서 문제 진술을 인용했던 그 탐색 프레임워크는 구조와 매핑을 함께 최적화해, 심바 구조에 탱그램 매핑을 얹은 기존 최고 수준 대비 평균 1.98배의 성능과 1.41배의 에너지 효율을 동시에 얻었다고 보고한다. 대신 금전 비용은 14.3% 늘었다 (DOI: 10.1109/hpca57654.2024.00022). 칩렛 가속기를 비용까지 놓고 특화한 다른 연구는 심바와 NN-Baton 대비 에너지-지연 곱을 평균 16%와 30% 줄였다고 보고한다 (arXiv:2302.11256v3, 프리프린트).
여기가 이 글에서 가장 위험한 자리다. 앞 절에서 세운 규칙을 여기에 그대로 적용해야 한다. 방금 나열한 세 배수는 대조군도 출처의 성격도 저마다 다르다. 16%는 제작해서 시험한 시제품을 내놓은 논문이 자기 논문의 기본 매핑과 견준 값이고, 1.98배·1.41배와 16%·30%는 탐색 프레임워크가 자기 모형 안에서 각각 심바에 탱그램을 얹은 조합, 그리고 심바와 NN-Baton에 견준 값이다. 이 셋을 한 줄에 놓고 "칩렛 설계가 이만큼 발전했다"로 읽으면 세 번 틀린다.
그리고 더 불편한 지적이 최근에 나왔다. 칩렛 시뮬레이션의 물리 계층 모델링을 다룬 한 연구는, 최신 시뮬레이션 인프라들이 칩렛 사이의 링크를 지나치게 단순화된 고정 지연 모델로 근사한다고 지적한다 (arXiv:2607.24221v2, 프리프린트). 그런 추상화는 신호 대 잡음비의 변동, 신호 간 간섭, 클럭 지터, 반복 복호기의 수렴, 패킷 재전송처럼 실행 중에 달라지는 물리 계층의 거동을 놓친다. 저자들은 이 효과들을 무시하면 칩렛 간 패킷 수준 타이밍이 왜곡되고, 명령어 처리율 같은 상위 성능 지표까지 어긋나 추세에서 벗어난 시뮬레이션 결과가 나온다는 것을 보인다.
정직하게 말하면, 이 지적이 겨눈 것은 개별 논문의 배수가 아니라 시뮬레이터가 조각 사이의 링크를 다루는 방식이다. 앞 절에서 "같은 자로 잰 값이 아니다"라고 썼는데, 여기서는 자의 눈금 하나가 얼마나 정확한지가 논쟁 중이라는 뜻이다.
왜 그렇게 단순화할까. 설계 공간이 너무 크기 때문이다. 칩렛 구조의 설계 공간 탐색 도구를 만든 연구진은 그 맞바꿈을 숫자로 적었다 — 사이클 수준 시뮬레이션 대비 정확도 0.25~30.15%를 내주고 427배에서 137,682배의 속도를 얻는다 (arXiv:2311.06081v2, 프리프린트). 조각 수와 크기, 배치, 연결 구조, 링크 대역폭, 패키징 기술을 다 조합하면 후보가 수십만 개가 되고, 그것을 정확한 시뮬레이터로 훑는 것은 불가능하다. 탐색을 하려면 정확도를 팔아야 한다.
그래서 이 분야에는 정답 표 대신 도구가 계속 나온다. 개발 초기에 조각 수와 분할 방식과 인터커넥트 종류를 정해야 한다는 문제 설정에서 출발해 그 이른 결정을 안내하겠다며, 최적 칩 크기·결함 밀도·시험 비용·입출력 종류·조립 공정·기판 선택을 사례별로 따져 본 공개 도구가 있다 (arXiv:2503.15753v1, 프리프린트). 더 최근에는 칩이 실제로 일하는 기간까지 넣어 상각한 비용 지표를 제안하고, 수율과 내결함성을 위해 널리 쓰이는 중복 설계가 장기 비용 효율에 어떻게 작용하는지를 조각 안팎 두 층위에서 모형화한 연구도 나왔다 (arXiv:2601.18159v1, 프리프린트).
도구가 계속 나온다는 사실 자체가 답이다. 몇 조각이 최적인지는 아직 정해져 있지 않고, 정해질 종류의 질문도 아니다.
누군가 UCIe 표준의 마이크로범프 배치도를 다시 그리자고 제안했다 — 이미 표준으로 굳은 것을 말이다. 지금까지의 값은 전부 면적·전력·성능·비용처럼 계산에 넣을 수 있는 항목이었는데, 조각을 사고파는 생태계를 만들려면 계산표 바깥의 항목들이 남는다.
첫째, 시험이다. UCIe는 마이크로범프의 배치도를 표준화하면서, 결함이 난 배선을 대신할 예비 배선을 함께 넣어 뒀다. 이 표준의 시험과 수리를 연구한 팀은 배선이 몇 개든 16개의 패턴만으로 다이-투-다이 배선의 모든 하드·위크 단락과 개방 결함을 잡아내는 방법을 내놓았다. 그리고 예비 배선으로도 고칠 수 없는 "치명적" 결함의 위험을 없애는 배치도 재구성을 제안하는데, 여기서 무거운 한 문장이 나온다 — 그 재구성은 하위 호환이 아니고, 그래서 UCIe가 아직 실사용 초기 단계인 지금 표준에 반영하는 것이 최선일 것이라는 것이다 (DOI: 10.1109/ets61313.2024.10567470).
표준의 가치는 굳어지는 데서 나오는데, 표준의 결함을 고치려면 굳은 것을 깨야 한다. 이 긴장은 칩렛 생태계 전체에 걸려 있다.
둘째, 표준화해야 할 것이 전기 신호만이 아니다. 여러 공급자의 조각을 한 패키지에 담으려면 조각 공급자가 무엇을 넘겨야 하는가. 이 질문을 다룬 제안서는 목록을 이렇게 적는다 — 열 모델, 물리 모델, 기계 모델, 입출력 모델, 거동 모델, 전력 모델, 신호·전력 무결성 모델, 전기적 특성, 시험 모델, 그리고 문서까지. 여기에 보안 추적성 보증이 새로 필요해지는 항목으로 덧붙는다. 다만 저자들은 범위를 명시한다 — 이 제안의 초기 범위는 2.5D 인터포저 기반 설계이고, 3D 설계의 요구를 다루려면 추가되거나 수정된 납품물이 필요하다 (DOI: 10.1109/3dic52383.2021.9687611).
현실은 아직 그보다 뒤에 있다. 한 후공정 업체는 칩렛 통합을 위한 다이-투-다이 링크가 대개 고객사마다 서로 다른 사유 링크여서 설계 경계를 만들고 진보된 패키징 기술의 채택 자체를 제한한다고 적는다 (DOI: 10.1109/ectc51909.2023.00176, 제조사 발표).
그렇다면 표준으로 정말 남의 조각과 붙일 수 있는가. 2024년에 그 실증이 보고됐다. 서로 다른 IP 공급자가 설계하고 서로 다른 파운드리에서 만든 실리콘을 2세대 임베디드 브리지 패키지로 한 패키지에 담아 UCIe 상호운용을 시연한 것이다 (DOI: 10.1109/ectc51529.2024.00050, 제조사 발표). 다만 같은 표준의 개관 논문은 이렇게 적는다 — 개방된 칩렛 생태계를 만들려면 그다음 층의 표준들이 아직 필요하다 (DOI: 10.1109/mm.2024.3451532).
셋째, 신뢰다. 따로 만든 부품을 조립한다는 것은 그 부품이 어디를 거쳐 왔는지를 물어야 한다는 뜻이기도 하다. 칩렛 시스템의 무결성 검사를 연구한 팀은 위험을 이렇게 적는다 — 다이가 바꿔치기될 가능성, 그리고 인터포저를 탐침으로 엿보거나 변조할 수 있는 취약성이다. 그래서 제로 트러스트 관점에서 칩렛은 자기가 우호적인 환경에서 동작하고 있다고 무턱대고 가정해서는 안 된다는 것이 그들의 출발점이다.
그들은 이웃 조각에서 오는 신호의 전파 지연에 담긴 고유한 편차를 재서 재는 방식을 제안하고, 실리콘 인터포저 위에 여러 다이를 얹은 상용 FPGA 수십 개에서 측정했다. 셀 144개짜리 설계에서 같은 기기 안의 평균 거리는 68.3피코초, 다른 기기 사이는 847.7피코초로 갈렸다 (DOI: 10.46586/tches.v2022.i3.391-412, 실측).
넷째, 열과 기계다. 이 두 항목은 이 시리즈의 다른 편이 본격적으로 다루므로 여기서는 칩렛 결정에 직접 걸리는 부분만 짚는다.
열 쪽의 역설은 이렇다. 조각 사이 거리를 줄일수록 자르는 값이 줄어든다고 했는데, 거리를 줄이면 식히기가 어려워진다. 2.5D 인터포저 위에 칩렛 두 개를 얹은 구조를 열 모형으로 다룬 연구는 짧은 피치가 미세 피치 다중 칩렛 통합에 냉각의 어려움을 가져온다고 적는다 (DOI: 10.1109/tcpmt.2022.3174608, 열 모형). 이것은 실제 패키지를 데워 본 값이 아니라 모형이 낸 값이다. 실제 제품 쪽에서는 750와트짜리 가속기 패키지가 보고돼 있다 (DOI: 10.1109/ectc51529.2024.00391, 제조사 발표).
기계 쪽에는 더 직접적인 아이러니가 있다. 큰 다이를 피하려고 잘랐는데, 조각들을 다 담으려니 패키지가 커졌다. 고밀도 팬아웃 패키지의 신뢰성을 다룬 연구는 이렇게 적는다 — 팬아웃 패키지의 크기가 더 많은 입출력과 더 높은 대역폭을 담기 위해 커지면서 패키지 휨과 신뢰성이 더 어려워진다는 것이다. 65 × 65 밀리미터를 넘는 패키지의 주된 난제는 휨과 재배선층 무결성과 패키지 신뢰성이며, 재료마다 다른 열팽창계수가 소자를 휘게 해 생긴 응력이 재배선층 균열 같은 파손을 부를 수 있다. 그들이 다룬 패키지에는 7나노로 만든 큰 칩 하나와 입출력 칩렛 8개가 들어 있었다 (DOI: 10.1109/ectc51906.2022.00232, 제조사 발표).
2500 제곱밀리미터. 세 레티클을 이어 붙여 만든 실리콘 인터포저의 넓이다. 조각들을 얹는 판은 한 레티클에서 두 레티클로, 다시 거기까지 계속 커졌다. 그런데 2023년, 그 판을 만든 파운드리가 문제를 이렇게 적었다. 전례 없는 인터포저 면적이 주요한 수율·제조 난제를 낳았고, 실리콘 인터포저의 크기 한계를 넘어설 방법이 몹시 필요해졌다는 것이다.
그들이 내놓은 답은 이 글 전체의 요약이다. 새 구조에서는 하나의 모놀리식 실리콘 인터포저를, 여러 개의 국소 실리콘 인터커넥트 칩렛과 전역 재배선층으로 재구성한 인터포저가 대신한다. 그 국소 칩렛들은 서브미크론 구리 배선과 실리콘 관통 전극을 그대로 물려받아 성능을 유지하면서, 큰 실리콘 판 하나가 안던 수율 손실 문제를 피한다 (DOI: 10.1109/ectc51909.2023.00174, 제조사 발표).
같은 논리가 한 층 위에서 그대로 되풀이됐다. 큰 다이를 잘라 붙였더니, 그것을 얹으려고 만든 판이 다시 너무 커졌고, 그래서 그 판마저 조각으로 나눠 붙였다. 자를 이유가 물리에 있는 한, 자르는 일에는 자연스러운 종착점이 없다.
애초에 큰 판을 만들지 않는 다른 길도 있다. 실리콘 브리지 방식은 조각 사이를 이을 만큼의 아주 작은 실리콘 조각만 유기 기판 안에 심는다. 판 전체를 실리콘으로 만들 필요가 없어지는 대신, 그 브리지를 기판 공정 안에서 안정적으로 심는 일이 새 난제가 된다 (DOI: 10.1109/ectc32696.2021.00012, 제조사 발표).
인터포저를 배선 통로로만 보지 않는 시각은 생각보다 오래됐다. 2014년의 한 연구는 메모리 스택과 프로세서를 잇는 인터포저가 자기 배선 용량의 일부만 쓰고 있다는 점에 주목해, 남는 배선으로 칩 위의 통신망을 인터포저 쪽으로 확장하자고 제안했다 (DOI: 10.1109/micro.2014.61). 인터포저는 이미 값을 치른 배선이다. 앞서 본 능동 인터포저들이 이 생각의 후손이다.
그래서 "칩렛이 모놀리식보다 나은가"는 답할 수 있는 질문이 아니다. 답할 수 있는 것은 목록이다.
① 이 시스템의 다이는 얼마나 큰가. 결함 밀도와 레티클 한계가 자를 이유를 만든다. 다이가 작으면 자를 이유 자체가 약하다.
② 이 시스템의 회로가 전부 같은 공정을 원하는가. 아날로그와 입출력은 미세화 이득이 작다. 그리고 앞서 본 능동 인터포저 한 장의 수율이 높았던 이유는 성숙한 65나노 공정과 낮아진 복잡도, 둘이었다.
③ 몇 조각으로 나눌 것인가. 성능은 큰 조각 몇 개일 때 최대, 비용과 환경 발자국은 작은 조각 여럿일 때 최소, 최적은 그 중간이며, 그 최적점은 워크로드와 조각 간 대역폭에 따라 움직인다.
④ 그 답을 무엇으로 계산했는가. 오늘 우리가 아는 최적점 대부분은 서로 다른 모형 안에서 서로 다른 대조군에 대해 계산된 값이고, 그 모형들이 조각 사이의 링크를 충분히 정확하게 다루고 있는지는 아직 논쟁 중이다.
그리고 목록 밖에 남는 것들이 있다. 예비 배선을 제대로 쓰려면 표준을 깨야 하고, 표준화해야 할 것은 전기 신호만이 아니며, 남의 조각을 사 와서 붙인다는 것은 그 조각을 신뢰한다는 뜻이고, 조각을 촘촘히 붙일수록 식히기 어려워지고, 조각을 다 담은 패키지는 결국 커져서 휜다.
여기서 냉소로 기울 이유는 없다. 방금의 목록은 전부 명시적으로 적혀 있는 문제들이다. 예비 배선의 배치도를 다시 그리자는 제안이 나와 있고, 조각 공급자가 넘겨야 할 모델의 목록이 초안으로 나와 있고, 서로 다른 파운드리의 실리콘이 한 패키지 안에서 실제로 통신했고, 인터포저의 배선을 프로그래밍 가능하게 만들어 재사용하려는 시도가 진행 중이다.
낙관으로 기울 이유도 없다. 접합 간격을 1마이크로미터까지 좁히면 모놀리식에 근접하거나 넘어설 수 있다는 그 문장은, 조건절을 붙인 채로만 참이다. 그리고 그 조건절이 가리키는 것은 결국 "얼마나 촘촘히 붙일 수 있는가"이고, 그것은 트랜지스터를 얼마나 작게 만드느냐와는 다른 종류의 문제다.
이것이 이 변화의 진짜 내용이다. 칩렛은 미세화의 대체재가 아니다. 성능의 단위가 트랜지스터에서 조립으로 옮겨간 것이다. 예전에는 한 회사가 자기 팹 안에서 답을 낼 수 있었다. 이제는 누가 어떤 조각을 어느 공정으로 만들었는지, 그 조각들이 서로 말이 통하는지, 붙인 다음에도 멀쩡한지, 그리고 그 조각이 진짜 그 조각인지까지가 성능의 일부가 됐다.
하나로 만들지 않기로 한 결정은, 결국 혼자 만들지 않기로 한 결정이기도 했다.
arXiv 공개본은 동료심사 여부와 무관하다. 제조사·후공정 업체가 자기 기술을 소개한 글은 본문에서 그때마다 표시했다.