하나로 만들지 않기로 했다 — 칩을 조각내 붙인 뒤 남은 계산서

36조각짜리 칩

2019년, 한 연구팀이 조각 36개로 이루어진 칩을 설계하고 실제로 만들어 시험했습니다. 이름은 심바(Simba)입니다. 조각 하나가 최대 초당 4조 번의 연산(4 TOPS)을 낼 수 있었고, 36조각을 패키지 하나, 곧 칩을 감싸 바깥 회로와 이어 주는 몸체 하나에 담은 전체는 최대 128 TOPS, 와트당 최대 6.1 TOPS를 냈습니다. 이미지 인식 모델 ResNet-50에 사진을 한 장씩 넣었을 때 초당 1988장을 처리했고, 한 장을 처리하는 데 0.50밀리초가 걸렸습니다 (DOI: 10.1145/3352460.3358302, 실측).

성능보다 눈여겨볼 문장은 같은 논문의 서론에 있습니다. 여러 칩을 한 패키지에 담은 묶음을 다중 칩 모듈이라고 부르는데, 2019년 당시의 다중 칩 모듈은 대개 큼직한 조각 몇 개만 담고 있었고, 그 까닭은 조각과 조각 사이의 통신이 면적과 성능과 에너지를 모두 잡아먹기 때문이라는 것입니다. 36조각은 자연스러운 선택이 아니었습니다. 일부러 극단까지 밀어 본 실험이었습니다.

그렇다면 애초에 왜 자르는가, 그리고 왜 아무나 36조각까지 가지 않는가.

오랫동안 반도체의 답은 하나였습니다 — 칩은 하나로 만들수록 좋다. 그 답이 뒤집혔습니다. 무엇이 그 뒤집기를 강제했는지, 그리고 뒤집은 대가로 어떤 청구서가 날아왔는지를 차례로 봅니다.

이 분야의 수치는 실제로 만들어 잰 값, 설계 도구나 열·비용 모형이 계산한 값, 제조사가 자기 기술을 소개하며 발표한 값이 한 문단 안에 섞여 나오기 쉬워서, 이 글은 수치마다 그 종류를 문장에 붙입니다.

자르면 경계마다 값이 붙는다

36조각을 예외로 만든 그 서론의 한 줄이 곧 통념의 내용입니다. 통념은 「큰 칩이 좋다」보다 「자르면 손해다」에 가깝습니다.

먼저 자르기 전의 칩입니다. 칩은 웨이퍼, 곧 칩을 만드는 얇고 둥근 실리콘 판(「노광 — 빛의 붓으로 회로를 그리는 법」) 위에서 여러 개가 함께 만들어지고, 다 만든 뒤 한 장씩 잘라 냅니다. 이렇게 잘라 낸 실리콘 한 장을 다이(die)라고 부릅니다. 모놀리식 SoC는 연산·메모리·입출력·아날로그까지 시스템에 필요한 회로를 전부 다이 한 장 위에 함께 얹어 만든 칩입니다. 회로 사이에 이음매가 없으니 신호가 가장 짧은 길로 오가고, 대신 어디 한 군데가 잘못되면 다이 전체를 못 쓰게 될 수 있습니다.

칩렛은 그 자체로는 완제품이 되지 못하고, 다른 조각과 한 패키지 안에서 이어 붙여야 비로소 하나의 시스템이 되는, 따로 만든 실리콘 조각입니다. 다이 한 장으로 만들던 것을 여러 장으로 나눠 만들어 놓고, 마지막에 한 패키지 안에서 붙이는 방식입니다.

자르는 순간 새로 생기는 것이 있습니다. 한 다이 안에서는 회로와 회로를 그냥 선으로 이으면 되지만, 조각이 나뉘면 그 경계마다 신호를 내보내고 받아들이는 장치를 따로 세워야 합니다. 다이-투-다이 인터페이스는 한 패키지 안에 나란히 앉은 조각끼리 데이터를 주고받으려고 양쪽 가장자리에 두는 전용 회로와 그 규약입니다. 이 장치가 차지하는 면적과 먹는 전기가 곧 자르는 값입니다.

이 값을 가장 또렷하게 적은 곳은, 공교롭게도 그 값을 줄이려고 쓰인 논문입니다. 대규모 신경망 가속기, 곧 인공지능 계산을 빠르게 하려고 만든 칩에서 구조와 매핑(계산을 어느 조각에 맡길지 나누는 배치)을 함께 탐색하는 틀을 내놓은 연구진은 문제를 이렇게 적습니다. 칩렛 기술은 더 비싼 패키징 비용과 값비싼 다이-투-다이 인터페이스를 함께 들여오고, 그 인터페이스는 칩 안의 배선보다 면적을 더 쓰고 전력을 더 먹으면서 대역폭은 더 낮다는 것입니다 (DOI: 10.1109/hpca57654.2024.00022). 대역폭은 단위 시간에 실제로 옮길 수 있는 데이터의 양입니다(「계산보다 나르기가 느리다 — 메모리 병목과 HBM」). 이 문장은 그 논문이 풀려는 문제를 적은 것이고, 논문의 결론은 뒤에서 봅니다.

그 손해를 계산한 값도 있습니다. 한 반도체 회사의 설계 플랫폼 연구는 같은 시스템을 2D 모놀리식, 곧 다이 한 장으로 만들 때와 세 가지 방식으로 나눠 붙일 때를 나란히 놓았습니다. 세 방식은 조각을 패키지 기판 위에 옆으로 늘어놓는 다중 칩 모듈, 얇은 실리콘 판 위에 나란히 얹는 2.5D, 위아래로 겹쳐 쌓는 3D입니다. 2.5D에서 쓰는 판이 인터포저인데, 여러 칩을 나란히 얹어 놓고 그 사이를 잇는 배선만 촘촘히 깔아 둔 얇은 판입니다(「병목은 계산이 아니었다」).

다이 면적이 450 제곱밀리미터인 고성능·인공지능용 사례에서 다이를 같은 조각으로 고르게 쪼갰을 때, 2D 모놀리식보다 늘어난 전력은 다중 칩 모듈에서 2.1%, 2.5D 실리콘 인터포저에서 1.1%, 3D 적층에서 0.04%였습니다. 면적은 각각 5.6%, 2.4%, 2.4% 늘었습니다 (DOI: 10.1109/ectc51906.2022.00010). 이 값들은 같은 논문 안에서 같은 조건으로 견준 값이라 서로 비교할 수 있습니다. 다만 설계 플랫폼이 참조 설계를 놓고 계산한 값이고, 실제로 만들어 잰 칩의 값은 아닙니다.

이 계산에서는 조각 사이 거리가 짧을수록 자르는 값이 줄었습니다. 전력은 옆에 늘어놓기, 인터포저 위, 위아래 순으로 줄었고, 면적은 인터포저 위와 위아래가 같았습니다.

여기까지가 통념입니다. 자르면 손해고, 그 손해는 조각 사이가 멀수록 큽니다. 그런데도 업계는 잘랐습니다.

두 개의 벽 — 결함과 노광 넓이

첫 번째 벽은 결함입니다. 수율(yield)은 만든 칩 가운데 쓸 수 있는 상태로 나온 칩의 비율입니다. 빵 반죽을 넓게 편 판 위에 건포도가 드문드문 박혀 있다고 하겠습니다. 큰 틀로 찍으면 한 장 안에 건포도가 들어갈 확률이 높고, 작은 틀로 찍으면 건포도가 든 몇 장만 버리면 됩니다. 실리콘 웨이퍼 위의 결함이 그 건포도이고, 틀의 크기가 다이의 크기입니다. 다이가 커질수록 그 안에 결함이 들 확률이 빠르게 오르고, 결함 하나가 다이 전체를 못 쓰게 만들 수 있습니다.

두 번째 벽은 노광 넓이입니다. 노광은 회로 그림을 빛으로 비춰 실리콘 위에 옮기는 일이고, 그 원본 그림을 담은 판이 마스크입니다(「노광 — 빛의 붓으로 회로를 그리는 법」). 노광 장비에 끼워 쓰는 이 마스크를 업계는 레티클이라고도 부릅니다. 레티클 한계(reticle limit)는 노광 장비가 한 번에 찍어 낼 수 있는 넓이의 천장입니다. 한 파운드리의 발표 기준으로 레티클 하나가 찍는 넓이는 대략 830 제곱밀리미터이고, 이보다 큰 다이는 한 번에 찍히지 않습니다.

두 벽이 만난 자리를 2024년의 한 리뷰가 요약합니다. 리뷰에 나오는 두 낱말부터 상기합니다. 트랜지스터는 전기로 켜고 끄는 아주 작은 스위치이고, 칩은 이 스위치를 수없이 엮은 것입니다(「트랜지스터는 스위치다 — 전기로 여닫는 아주 작은 수도꼭지」). 트랜지스터를 더 작게 만드는 일을 미세화라고 하고, 미세화가 한 단계 나아갈 때마다 붙는 공정 세대의 이름이 노드입니다(「「3나노」는 무엇의 길이인가 — 34평형 집을 줄자로 재면」).

그 리뷰에 따르면 다이 크기가 지속할 수 없는 속도로 커지다 레티클 한계에 부딪혔고, 트랜지스터 하나당 비용의 상승이 공정 세대가 바뀔 때마다 얻던 미세화의 이득을 넘어서고 있습니다 (DOI: 10.1109/mm.2024.3524130, 리뷰). 미세화가 계속되는데도 트랜지스터당 값이 오르기 시작했다는 뜻입니다. 그러면 「한 덩어리로 크게」는 기술 문제이기 전에 회계 문제가 됩니다.

그렇다고 830 제곱밀리미터에서 멈추지는 않았습니다. 한 파운드리, 곧 남의 설계를 받아 칩을 만들어 주는 회사는 노광 영역 여러 개를 이어 붙이는 방식으로 조각들을 얹는 판, 곧 인터포저 자체를 키워 왔습니다. 그 파운드리가 자기 기술을 소개한 발표에 따르면, 인터포저는 한 레티클 크기 약 830 제곱밀리미터에서 두 레티클 크기 약 1700 제곱밀리미터로, 다시 세 레티클 크기 약 2500 제곱밀리미터까지 커졌습니다. 이 판에는 로직 칩을 모두 합쳐 1200 제곱밀리미터와 고대역폭 메모리(HBM) 스택 8개를 담을 수 있습니다 (DOI: 10.1109/ectc32696.2021.00028, 제조사 발표). HBM은 계산하는 칩 바로 옆에 붙여 쓰는 메모리이고(「계산보다 나르기가 느리다」), 스택은 그 메모리를 층층이 쌓은 한 덩어리입니다.

자르면 수율이 얼마나 달라질까요. 상용 D램을 칩렛 방식으로 다시 설계해 본 한 분석이 D램을 예로 그 값을 냈습니다. D램은 컴퓨터가 일하는 동안 데이터를 담아 두는 메모리입니다(「계산보다 나르기가 느리다」). 이 분석에서 칩 수준 수율은 모놀리식 칩 대비 1.27배였고, 지연 시간 지표도 함께 좋아졌습니다. 같은 논문의 비용 값은 분모가 다릅니다. 떠오르는 공정 세대에서 전통적인 D램 모듈 대비 총비용이 최대 10% 줄었습니다 (DOI: 10.1109/tvlsi.2025.3527976). 기준이 둘이니 「27% 좋아지고 10% 싸진다」로 뭉뚱그려 읽을 수 없습니다. 그리고 이 값들은 소자·회로·칩·시스템을 함께 본 분석에서 나온 것이고, 만들어 잰 칩의 값이 아닙니다.

이 계산 자체는 새롭지 않습니다. 2009년에 이미 한 연구소가 3D 집적의 비용 모형을 세워, 여러 적층 전략의 값을 다이 한 장 방식과 견주고, 실리콘 관통 전극 공법과 시험 전략이 시스템 전체 비용에 미치는 영향까지 따졌습니다 (DOI: 10.1109/3dic.2009.5306575, 모형). 실리콘 관통 전극은 칩을 위아래로 꿰뚫은 구멍에 금속을 채워 만든 배선입니다(「계산보다 나르기가 느리다」). 나눠 붙이는 것이 이득이냐는 질문은 15년 넘게 같은 자리에 있었습니다. 그사이 계산에 넣는 값도 항목도 달라져 왔습니다.

조각을 얹는 판도 값에 들어갑니다. 2017년의 한 모형 연구는 2D 모놀리식과, 배선만 깔린 수동 인터포저와, 회로까지 들어간 능동 인터포저를 견줬습니다. 결론은 둘 다였습니다. 두 인터포저 모두 고성능 시스템의 기능 수율과 파라미터 수율을 비용 효율적으로 끌어올릴 수 있다는 것입니다 (DOI: 10.1109/iccad.2017.8203849, 모형). 기능 수율은 아예 작동하지 않는 불량을 뺀 비율이고, 파라미터 수율은 작동은 하지만 성능이 기준에 못 미치는 불량까지 뺀 비율입니다.

자르고 나니 따라온 것

자르는 이유가 수율과 레티클이었다면, 자르고 나서 발견된 것도 있습니다. 이쪽이 더 오래 남을 이유일지 모릅니다.

이종집적(heterogeneous integration)은 성질도 만든 공정도 서로 다른 조각들을 같은 공정으로 통일하지 않은 채 한 패키지 안에 함께 담는 방식입니다. 연산 회로는 가장 비싼 최신 공정으로 만들고, 전원을 다루는 회로나 바깥과 통신하는 회로는 값싸고 오래된 공정으로 만들어 나란히 앉히는 식입니다. 한 덩어리로 만들었다면 전부 가장 비싼 공정을 써야 했을 것입니다.

나누는 까닭은 모든 회로가 미세화로 같은 이득을 보지는 않기 때문입니다. 코어, 곧 프로세서 안에서 명령을 처리하는 단위 96개를 능동 인터포저 위에 3차원으로 쌓은 시제품을 보고한 연구진은 설계의 출발점을 이렇게 적습니다. 최신 공정의 비용이 오르고 있고, 아날로그 회로와 입출력 신호 회로는 작게 줄이기가 어려워서, 다이 한 장이 아닌 다른 구조들이 주류가 되어 가고 있다는 것입니다 (DOI: 10.1109/jssc.2020.3036341).

그 시제품이 곧 이종집적의 실례입니다. 28나노 FDSOI 공정으로 만든 칩렛 6개를, 65나노 공정으로 만든 능동 인터포저 위에 마이크로범프로 얹었습니다. 여기 붙은 「나노」 숫자는 공정 세대의 이름이고, 숫자가 클수록 오래된 세대입니다(「「3나노」는 무엇의 길이인가」).

마이크로범프는 칩과 칩을 이으려고 두 면 사이에 끼워 넣는, 끝에 땜납을 씌운 아주 작은 금속 기둥입니다(「사이에 아무것도 끼우지 않는다 — 두 면을 직접 붙이는 일이 공정의 중심이 되기까지」). 이 시제품에서 기둥 사이 간격은 20마이크로미터였습니다. 뒤에 나올 1마이크로미터보다 스무 배 넓은 간격이고, 더 좁은 간격을 실제로 만드는 일은 「사이에 아무것도 끼우지 않는다」가 다룹니다. 같은 논문이 잰 위아래 연결의 대역폭 밀도는 제곱밀리미터당 초당 3테라비트, 신호가 지나는 길의 지연은 밀리미터당 0.6나노초였습니다(실측).

같은 팀이 같은 시제품을 학회에서 발표한 글은, 복잡한 기능을 넣었는데도 능동 인터포저의 수율이 높고, 그 이유가 성숙한 65나노 공정과 낮아진 복잡도라고 적습니다. 성숙한 공정은 오래 써서 다듬어진 공정입니다. 복잡도는 트랜지스터 밀도, 곧 같은 넓이에 트랜지스터가 몇 개 들어가는지를 센 값(「「3나노」는 무엇의 길이인가」)으로 적혀 있고, 그 값은 제곱마이크로미터당 트랜지스터 0.08개였습니다. 인터포저 면적의 30%는 전압 변환기에 쓰는 커패시터, 곧 전기를 잠시 담아 두는 부품에 내줬습니다 (DOI: 10.1109/isscc19947.2020.9062927). 오래된 공정과 낮춘 복잡도 덕분에 잘 만들어졌습니다. 한 덩어리로 만들었다면 이 회로도 최신 공정으로 만들어야 했을 것입니다.

같은 발표문은 기존 방식의 한계도 함께 적는데, 거기서 새 이름이 하나 나옵니다. 알려진-양품-다이(known good die, KGD)는 패키지에 붙이기 전에 미리 시험을 거쳐 멀쩡하다고 확인된 조각입니다. 조각 하나가 불량이면 그 조각만 버려지지 않고, 이미 붙여 놓은 멀쩡한 조각들과 패키지까지 함께 버려집니다. 그래서 붙이기 전에 미리 걸러 내는 일이 조립 전체의 값을 정합니다.

그 발표문의 지적은 이렇습니다. 시스템을 여러 조각으로 나눠 얹는 기존 방식은 알려진-양품-다이 전략과 수율 관리로 비용을 줄이는 것이 맞습니다. 하지만 그 방식들에는 유연하고 효율적인 장거리 통신, 서로 다른 칩렛의 매끄러운 통합, 그리고 전원 관리나 시스템 입출력처럼 미세화가 잘 안 되는 아날로그 기능을 손쉽게 함께 넣는 길이 빠져 있다는 것입니다.

한 파운드리가 자기 3차원 적층 플랫폼을 소개한 글도 이 개념을 같은 자리에 놓습니다. 그 플랫폼은 칩 크기도 기능도 웨이퍼 공정 노드도 서로 다른 알려진-양품-다이들을 하나의 시스템 칩으로 통합하는 것을 목표로 삼았고, 3D 패키징이 넘어야 할 세 난제로 열·전력 전달·수율을 꼽았습니다 (DOI: 10.1109/ectc.2019.00095, 제조사 발표).

이 논리는 조립 순서까지 바꿉니다. 재배선층(redistribution layer, RDL)은 칩의 접점을 패키지 쪽 배선에 맞게 다시 펼쳐 잇는 얇은 금속 배선 층입니다. 한 후공정 업체, 곧 다 만든 칩을 패키지에 담고 시험하는 회사는 재배선층을 먼저 만들어 품질을 확인한 다음 칩을 붙이는 「칩 라스트」 방식을 쓴 이유를, 불량 다이로 인한 손실이 줄고 총 생산 비용이 낮아지기 때문이라고 적습니다. 그렇게 만든 패키지에는 용도에 맞춰 설계한 큰 칩 하나와 작은 칩렛 8개가 들어갔습니다 (DOI: 10.1109/ectc51906.2022.00309, 제조사 발표).

그러면 결국 싸졌을까요. 한 후공정 업체의 발표는 이렇게 적습니다. 이종집적 패키지는 칩 한 장을 기판에 뒤집어 붙이는 전통적 패키지(단일 다이 플립칩 BGA)보다 비쌉니다. 다만 그 증가분은 줄어든 총 실리콘 비용과 후속 제품의 출시 시간 단축으로 자주 상쇄됩니다 (DOI: 10.4071/001c.129072, 후공정 업체 발표). 「자주 상쇄된다」는 「항상 상쇄된다」와 다릅니다. 같은 발표는 실리콘 인터포저를 쓰는 2.5D 방식을 자사에서 2017년부터 양산해 왔다고 밝힙니다.

재사용도 저절로 일어나지 않습니다. 586 제곱밀리미터짜리 재사용 가능 능동 인터포저를 발표한 연구진은 문제를 이렇게 적습니다. 전용 설계마다 큰 실리콘 판을 새로 만드는 것은 비싸고 비효율적인데, 인터포저의 연결과 인터페이스가 특정 칩렛에 맞춰져 있어서 인터포저 위의 신호 배선을 다시 쓰기 어렵다는 것입니다 (DOI: 10.1109/isscc49661.2025.10904819). 그래서 그들은 배선을 프로그래밍할 수 있게 만들었습니다. 신경망 가속기 쪽에도 같은 방향의 지적이 있습니다. 칩렛은 처음 개발하는 비용을 여러 제품이 나눠 지게 하는 방법으로 제안돼 왔지만, 어떤 칩렛이 정말 필요한지 신중히 가려내지 않으면 재사용 기회는 제한된 채로 남는다는 것입니다 (arXiv:2510.08873v1, 프리프린트).

붙이는 값의 청구서

10배. 붙이는 값이 줄었다는 근거로 드는 숫자입니다. UCIe(유니버설 칩렛 인터커넥트 익스프레스)는 여러 공급자의 칩렛을 한 패키지에 묶으려고 만든 다이-투-다이 인터페이스의 개방형 업계 표준입니다. 이 표준을 다룬 한 논문은 그 저전력 기능들이 통상적인 오프패키지 입출력, 곧 패키지 밖으로 신호를 내보내는 방식 대비 10배의 전력 절감을 가져온다고 적습니다 (DOI: 10.1145/3665314.3680473, 표준의 기능을 설명하며 적은 값, 실측 아님). 패키지 밖으로 신호를 내보내는 것보다 10배 싸다는 뜻이고, 한 다이 안에서 그냥 선을 잇는 것보다 싸다는 뜻은 없습니다. 그래서 칩 안의 배선보다 면적·전력이 크다는 앞 절의 문제 진술과 모순되지 않습니다.

실제로 만들어 잰 값도 있습니다. 2020년에 보고된 7나노 칩렛 두 장짜리 프로세서는 인터포저 위 0.5밀리미터 길이의 채널로 서로 통신했습니다. 모두 합쳐 초당 320기가바이트를 옮겼고, 핀 하나당 초당 8기가비트, 송신 신호의 전압 폭은 0.3볼트였습니다. 비트 하나를 옮기는 데 든 에너지는 0.56피코줄이었고, 대역폭 밀도는 제곱밀리미터당 초당 1.6테라비트였습니다 (DOI: 10.1109/jssc.2019.2960207, 실측). 2023년에 보고된 4나노 핀펫 다이-투-다이 칩렛은 선 하나당 초당 32기가비트로 동작하며 비트당 0.44피코줄을 썼고, 칩 가장자리 길이 1밀리미터당 초당 8테라비트를 냈습니다 (DOI: 10.1109/isscc42615.2023.10067477, 실측). 핀펫은 게이트가 채널의 세 면을 감싸도록 세운 트랜지스터 구조입니다(「트랜지스터는 스위치다」).

두 값을 나란히 놓고 「몇 해 사이 이만큼 좋아졌다」로 읽으면 틀립니다. 서로 다른 공정 노드에서 만든 서로 다른 링크이고, 뒤의 두 수치는 단위부터 다릅니다. 1.6테라비트는 면적당 값이고, 8테라비트는 가장자리 길이당 값입니다. 같은 종류의 값은 비트당 에너지 0.56과 0.44뿐인데, 그 둘도 노드가 다릅니다. 단위가 같아서 더 헷갈리는 쌍도 있습니다. 앞 절의 제곱밀리미터당 초당 3테라비트는 위아래로 겹친 3D 연결의 값이고, 여기 1.6테라비트는 인터포저 위를 평면으로 지나는 채널의 값입니다.

그래서 이 글은 비교의 규칙을 하나 둡니다. 비교하려면 같은 논문 안의 대조군이어야 하고, 아니면 무엇과 견준 값인지를 문장으로 밝힙니다. 이 규칙은 뒤의 절들에서 계속 쓰입니다.

같은 논문 안의 대조군은 이렇게 생겼습니다. 한 후공정 업체의 설계 환경 연구는 UCIe 규격의 두 폭, 곧 한 번에 나란히 보내는 선의 수가 다른 두 판을 같은 조건에서 견줬습니다. 같은 32기가비트/초의 전송 속도를 유지하면서 폭을 x32에서 x64로 늘리면, 재배선층의 선 너비/선 간격을 2/2마이크로미터에서 1.7/1.7마이크로미터까지 줄여야 하고 배선이 훨씬 복잡해집니다 (DOI: 10.1109/ectc51529.2024.00168, 제조사 발표). 대역폭을 두 배로 늘리는 값이 더 가는 배선으로 청구됩니다.

이 값은 끝까지 줄어들 수 있을까요. 가장 멀리 내다본 답은 접합 간격에서 나옵니다. 접합 간격은 칩과 칩을 잇는 접점 하나의 중심에서 바로 옆 접점의 중심까지의 거리입니다(「사이에 아무것도 끼우지 않는다」). 한 연구진은 접합 간격이 1마이크로미터까지 내려가는 범위 전체에 대해 다이-투-다이 해법을 보고했습니다.

이 논문에는 직관과 반대인 결과가 하나 있습니다. 저자들의 분석이 시사하는 바로는, 기존 신호 인터페이스에서 보이던 추세와 반대로, 접합 간격이 좁아질수록 주파수, 곧 신호를 얼마나 자주 바꿔 보내는지를 낮추는 쪽이 전력 대비 성능이 가장 좋습니다. 그리고 저자들은 이렇게 맺습니다. 그들의 구조는 접합 간격이 1마이크로미터에 다가갈수록 모놀리식 SoC 설계에 근접하거나 그것을 넘어서는 전력·성능·신뢰성 특성을 낸다는 것입니다 (DOI: 10.1038/s41928-024-01126-y).

이 문장은 조건절을 빼면 거짓이 됩니다. 「칩렛이 모놀리식을 이겼다」는 이 문장이 말하는 바가 아닙니다. 1마이크로미터에 다가가는 극한에서, 저자들의 분석에 따르면 그렇다는 것입니다. 앞에서 본 능동 인터포저 시제품의 간격은 그 극한보다 스무 배 넓었습니다.

몇 조각까지가 이득인가

36조각이 「일부러 극단까지 밀어 본 실험」이었다는 말은, 보통은 그렇게까지 가지 않는다는 뜻입니다. 자르는 것이 이득이라면, 더 잘게 자를수록 더 이득일까요.

가장 깔끔한 답은 한 모형 연구에서 나왔습니다. 여러 칩렛을 한 패키지에 담은 GPU, 곧 수많은 계산을 한꺼번에 나눠 하는 프로세서에서 연산 자원을 몇 조각으로 나눌지를 웨이퍼당 성능이라는 지표로 계산한 연구입니다. 그 모형 안에서 성능은 큰 조각 몇 개일 때 가장 높고, 비용과 환경 발자국은 작은 조각 여럿일 때 가장 작으며, 가장 좋은 균형은 중간 크기 조각을 적당한 개수 쓸 때 나옵니다. 저자들은 단서 둘을 붙입니다. 최적 조각 수는 워크로드, 곧 맡기는 작업에 따라 달라지고, 조각 사이의 대역폭이 커지면 늘어납니다 (DOI: 10.1109/lca.2023.3313203, 모형).

이 단서는 이 모형 안에서 최적 조각 수가 고정된 상수가 아니라는 뜻입니다. 조각 사이 대역폭이 커질수록, 이 모형에서는 더 잘게 자르는 쪽이 최적이 됐습니다.

이 글을 연 36조각으로 돌아가 봅니다. 심바 연구진은 잘게 나눈 대가를 실제로 치렀습니다. 조각 사이의 통신 부담을 줄이려고, 데이터를 쓰는 조각 가까이에 두는 타일링 최적화 세 가지를 넣어야 했습니다. 그것으로 얻은 것이 자기 논문의 기본 레이어 매핑 대비 최대 16%의 속도 향상이었습니다 (DOI: 10.1145/3352460.3358302). 잘게 쪼갠 값의 일부를 소프트웨어가 갚았습니다.

그다음 연구들은 이 값을 더 줄이려 합니다. 앞에서 문제 진술을 옮긴 그 탐색 틀은 구조와 매핑을 함께 최적화해, 자기 계산에서 심바 구조에 기존 최고 수준의 매핑 방식인 탱그램을 얹은 조합 대비 평균 1.98배의 성능과 1.41배의 에너지 효율을 함께 얻었다고 보고합니다. 대신 금전 비용은 14.3% 늘었습니다 (DOI: 10.1109/hpca57654.2024.00022). 칩렛 가속기를 비용까지 놓고 특화한 다른 연구는 자기 모형 안에서 심바와 NN-Baton 대비 에너지와 지연을 곱한 값을 평균 16%와 30% 줄였다고 보고합니다 (arXiv:2302.11256v3, 프리프린트).

방금 나온 세 배수는 대조군도 출처의 성격도 저마다 다릅니다. 16%는 실제로 만들어 시험한 시제품의 논문이 자기 기본 매핑과 견준 값입니다. 1.98배·1.41배와 16%·30%는 탐색 틀이 자기 모형 안에서 견준 값이고, 견준 상대도 각각 「심바에 탱그램을 얹은 조합」과 「심바와 NN-Baton」으로 다릅니다. 이 셋을 한 줄에 놓고 「칩렛 설계가 이만큼 발전했다」로 읽으면 세 번 틀립니다.

모형 자체를 겨눈 지적도 2026년에 나왔습니다. 칩렛 시뮬레이션의 물리 계층, 곧 신호를 실제 전기로 주고받는 맨 아래 층의 모델링을 다룬 한 프리프린트는, 최신 시뮬레이션 도구들이 칩렛 사이의 링크를 흔히 지나치게 단순한 고정 지연 모델로 근사한다고 지적합니다 (arXiv:2607.24221v2, 프리프린트). 고정 지연 모델은 링크를 지나는 데 늘 같은 시간이 걸린다고 가정합니다. 그런 단순화는 신호 대 잡음비의 변동, 신호 사이의 간섭, 클럭의 흔들림, 오류를 고치는 복호기가 답에 수렴하기까지의 반복, 패킷 재전송처럼 실행 중에 달라지는 물리 계층의 거동을 놓칩니다. 저자들은 이 효과들을 무시하면 칩렛 사이 패킷의 타이밍이 왜곡되고, 명령어 처리율 같은 상위 성능 지표까지 어긋나 추세를 벗어난 시뮬레이션 결과가 나온다는 것을 보입니다.

이 지적이 겨눈 것은 개별 논문의 배수보다 시뮬레이터가 조각 사이의 링크를 다루는 방식입니다. 앞에서는 같은 자로 잰 값이 아니라고 했는데, 여기서는 그 자의 눈금 하나가 얼마나 정확한지에 물음이 제기돼 있습니다.

시뮬레이터가 단순화하는 까닭은 설계 공간이 너무 크기 때문입니다. 조각의 수와 크기, 배치, 연결 구조, 링크 대역폭, 패키징 기술을 다 조합하면 후보가 수십만 개가 되고, 정확한 시뮬레이터로 그것을 다 훑을 수는 없습니다. 칩렛 구조의 설계 공간 탐색 도구를 만든 연구진은 그 맞바꿈을 숫자로 적었습니다. 칩이 박자 하나하나마다 하는 일을 따라가는 사이클 수준 시뮬레이션 대비, 정확도를 0.25~30.15% 내주고 427배에서 137,682배의 속도를 얻는다는 것입니다 (arXiv:2311.06081v2, 프리프린트).

그래서 이 분야에는 정답 표 대신 도구가 계속 나옵니다. 조각 수, 분할 방식, 연결 방식처럼 개발 초기에 정해야 하는 결정을 안내하려고 만든 한 공개 도구는 최적 칩 크기·결함 밀도·시험 비용·입출력 종류·조립 공정·기판 선택을 사례별로 따져 봤습니다 (arXiv:2503.15753v1, 프리프린트). 2026년에는 칩이 실제로 일하는 기간까지 넣어 나눠 매긴 비용 지표를 제안하고, 수율과 고장 대비를 위해 널리 쓰는 여분 회로가 장기 비용 효율에 어떻게 작용하는지를 조각 안과 조각 사이 두 층위에서 모형화한 연구도 나왔습니다 (arXiv:2601.18159v1, 프리프린트).

도구가 계속 나온다는 사실 자체가 답입니다. 앞의 모형에서도 최적점은 워크로드와 조각 사이 대역폭에 따라 움직였습니다. 몇 조각이 최적인지는 아직 정해져 있지 않고, 하나로 정해질 종류의 질문도 아닐 수 있습니다.

계산 밖의 청구서

한 연구팀이 UCIe 표준의 마이크로범프 배치도를 다시 그리자고 제안했습니다. 이미 표준으로 정해진 배치도입니다. 지금까지 본 값은 면적·전력·성능·비용처럼 계산에 넣을 수 있는 항목이었습니다. 그런 제안이 나온 까닭은, 여러 회사의 조각을 사고팔아 붙이는 생태계에 남는 계산표 바깥의 항목에 있습니다.

첫째는 시험입니다. UCIe는 마이크로범프의 배치도를 표준으로 정하면서, 결함이 난 배선을 대신할 예비 배선을 함께 넣어 뒀습니다. 이 표준의 시험과 수리를 연구한 팀은 배선이 몇 개든 16개의 패턴만으로 다이-투-다이 배선의 모든 하드·위크 단락과 개방 결함을 잡아내는 방법을 내놓았습니다. 단락은 붙지 말아야 할 배선끼리 붙은 결함이고, 개방은 이어져야 할 배선이 끊긴 결함이며, 하드·위크는 완전히 붙거나 끊긴 결함과 약하게 그런 결함을 가리킵니다.

이 팀은 예비 배선으로도 고칠 수 없는 「치명적」 결함의 위험을 없애도록 배치도를 다시 짜자고도 제안합니다. 그리고 무거운 한 문장을 적습니다. 그 재구성은 이전 판 배치도와 호환되지 않으므로, UCIe가 아직 실사용 초기 단계인 지금(2024년) 되도록 빨리 표준에 반영하는 것이 최선이라는 것입니다 (DOI: 10.1109/ets61313.2024.10567470).

표준의 가치는 굳어지는 데서 나오는데, 표준을 더 낫게 고치려면 굳은 것을 깨야 할 때가 있습니다. 이 긴장은 칩렛 생태계 전체에 걸려 있습니다.

둘째, 표준화해야 할 것은 전기 신호만이 아닙니다. 여러 공급자의 조각을 한 패키지에 담으려면 조각 공급자가 무엇을 넘겨야 할까요. 이 질문을 다룬 한 제안서가 적은 목록은 이렇습니다. 열 모델, 물리 모델, 기계 모델, 입출력 모델, 거동 모델, 전력 모델, 신호·전력 무결성 모델, 전기적 특성, 시험 모델, 그리고 문서까지입니다. 여기에 보안 추적성 보증, 곧 조각이 믿을 수 있는 공급망을 거쳐 왔음을 보증하는 일이 새로 필요해지는 항목으로 덧붙습니다. 저자들은 범위도 밝힙니다. 이 제안의 초기 범위는 2.5D 인터포저 기반 설계이고, 3D 설계의 요구를 다루려면 납품물을 더하거나 고쳐야 한다는 것입니다 (DOI: 10.1109/3dic52383.2021.9687611).

현실은 그보다 뒤에 있었습니다. 2023년에 한 후공정 업체는 칩렛 통합을 위한 다이-투-다이 링크가 대개 고객사마다 서로 다른 독자 링크여서 설계에 경계를 만들고 진보된 패키징 기술의 채택 자체를 제한한다고 적었습니다 (DOI: 10.1109/ectc51909.2023.00176, 제조사 발표).

그렇다면 표준으로 정말 남의 조각과 붙일 수 있을까요. 2024년에 그 실증이 보고됐습니다. 서로 다른 IP 공급자, 곧 회로 설계를 파는 회사들이 설계하고 서로 다른 파운드리에서 만든 실리콘을 2세대 임베디드 브리지 패키지에 함께 담아 UCIe로 서로 통하는 것을 시연했습니다 (DOI: 10.1109/ectc51529.2024.00050, 제조사 발표). 임베디드 브리지는 마지막 절에서 볼 실리콘 브리지 방식입니다. 다만 같은 해 이 표준의 개관 논문은 개방된 칩렛 생태계를 만들려면 그다음 층의 표준들이 아직 필요하다고 적었습니다 (DOI: 10.1109/mm.2024.3451532).

셋째는 신뢰입니다. 따로 만든 부품을 조립한다는 것은 그 부품이 어디를 거쳐 왔는지를 물어야 한다는 뜻이기도 합니다. 칩렛 시스템의 무결성 검사를 연구한 팀은 위험을 이렇게 적습니다. 다이가 바꿔치기될 가능성, 그리고 인터포저에 탐침을 대 엿보거나 변조할 수 있는 취약성입니다. 그래서 아무것도 미리 믿지 않는 「제로 트러스트」 관점에서, 칩렛은 자기가 우호적인 환경에서 동작하고 있다고 무턱대고 가정해서는 안 된다는 것이 그들의 출발점입니다.

그들은 이웃 조각에서 들어오는 신호가 도착하는 데 걸리는 시간의 고유한 편차를 재서 무결성을 확인하는 방법을 제안하고, 실리콘 인터포저 위에 여러 다이를 얹어 만든 상용 FPGA, 곧 회로를 다시 짤 수 있는 칩 수십 개에서 측정했습니다. 셀 144개짜리 설계에서 같은 기기 안에서 잰 값끼리의 평균 거리는 68.3피코초, 다른 기기 사이는 847.7피코초로 갈렸습니다 (DOI: 10.46586/tches.v2022.i3.391-412, 실측). 같은 기기의 값끼리는 가깝고 다른 기기와는 멀어서, 저자들은 이 값으로 기기를 인증할 수 있다고 결론짓습니다. 다이가 바뀌면 이 차이로 드러날 수 있다는 뜻입니다.

넷째는 열과 기계입니다. 열이 빠져나가지 못하는 문제는 「전기를 뒤로 돌렸더니 열이 갇혔다 — 트랜지스터 밑 실리콘을 갈아 없애고 받은 청구서」가, 판이 휘는 문제는 「판이 휘면 그 위는 소용없다 — 바닥을 유리로 바꾸고 빛을 칩 옆에 앉힌 값」이 깊이 다룹니다. 여기서는 칩렛 결정에 직접 걸리는 부분만 봅니다.

열 쪽에는 맞바꿈이 있습니다. 앞의 설계 계산에서는 조각 사이가 가까울수록 자르는 값이 줄었는데, 2.5D 인터포저 위에 칩렛 두 개를 얹은 구조를 다룬 한 열 모형에서는 짧은 간격이 촘촘한 다중 칩렛 통합에 냉각의 어려움을 가져왔습니다. 같은 모형에서 범프 없이 직접 붙인 연결은 열을 빼는 데 유리했습니다 (DOI: 10.1109/tcpmt.2022.3174608, 열 모형). 둘 다 실제 패키지를 데워 본 값이 아닙니다. 실제 제품 쪽에서는 750와트짜리 가속기 패키지가 보고돼 있고, 그 패키지는 칩과 방열 부품 사이의 틈을 금속 재료로 메워 식혔습니다 (DOI: 10.1109/ectc51529.2024.00391, 제조사 발표).

기계 쪽에는 더 직접적인 아이러니가 있습니다. 큰 다이를 피하려고 잘랐는데, 입출력과 대역폭을 늘리려다 보니 패키지가 커졌습니다. 고밀도 팬아웃 패키지, 곧 칩 바깥으로 배선을 넓게 펼쳐 내는 패키지의 신뢰성을 다룬 한 업체 발표는, 패키지가 이렇게 커지면서 패키지의 휨과 신뢰성 문제가 더 어려워진다고 적습니다. 휨은 서로 다른 재료를 겹친 판이 데워졌다 식는 사이 재료마다 다르게 늘고 줄어 굽어 버리는 것이고, 재료가 데워질 때 얼마나 늘어나는지를 적은 값이 열팽창계수입니다(「판이 휘면 그 위는 소용없다」).

같은 발표에 따르면 65 × 65 밀리미터를 넘는 큰 패키지의 주된 난제는 휨과 재배선층의 온전함과 패키지 신뢰성입니다. 재료마다 다른 열팽창계수가 소자를 휘게 하고, 그때 생긴 응력이 재배선층 균열 같은 파손을 부를 수 있습니다. 그들이 다룬 패키지에는 7나노 공정으로 만든 큰 칩 하나와 입출력 칩렛 8개가 들어 있었습니다 (DOI: 10.1109/ectc51906.2022.00232, 제조사 발표).

인터포저마저 잘렸다

2500 제곱밀리미터. 노광 영역을 이어 붙여 레티클 세 개 크기로 키운 실리콘 인터포저의 넓이입니다. 조각들을 얹는 판은 한 레티클에서 두 레티클로, 다시 거기까지 커졌습니다. 2023년, 그 판을 만든 파운드리가 다음 구조를 소개한 발표에서 문제를 이렇게 적었습니다. 전례 없는 인터포저 면적이 주요한 수율·제조 난제를 낳았고, 실리콘 인터포저의 크기 한계를 넘어설 방법이 몹시 필요해졌다는 것입니다.

그들이 내놓은 답은 이 글 전체를 한 번 더 되풀이합니다. 새 구조에서는 하나의 모놀리식 실리콘 인터포저 대신, 작은 국소 실리콘 연결 칩렛 여러 개와 그 위를 넓게 잇는 재배선층으로 다시 짠 인터포저를 씁니다. 그 파운드리의 설명으로는, 국소 칩렛들이 마이크로미터 아래 굵기의 구리 배선과 실리콘 관통 전극을 그대로 물려받아 성능을 유지하면서, 큰 실리콘 판 하나가 안던 수율 손실을 피합니다 (DOI: 10.1109/ectc51909.2023.00174, 제조사 발표).

같은 논리가 한 층 위에서 그대로 되풀이됐습니다. 큰 다이를 잘라 붙였더니, 그것을 얹으려고 만든 판이 다시 너무 커졌고, 그래서 그 판마저 조각으로 나눠 붙였습니다. 자를 이유가 물리에 있는 한, 자르는 일에는 정해진 종착점이 없습니다.

애초에 큰 판을 만들지 않는 길도 있습니다. 실리콘 브리지 방식은 조각 사이를 이을 만큼의 작은 실리콘 조각만 유기 기판, 곧 플라스틱 계열 재료로 만든 패키지 기판 안에 심습니다. 판 전체를 실리콘으로 만들 필요는 없어지지만, 그 브리지를 기판 공정 안에서 안정적으로 심는 일이 새 난제가 됩니다 (DOI: 10.1109/ectc32696.2021.00012, 제조사 발표).

인터포저를 배선 통로로만 보지 않는 시각은 생각보다 오래됐습니다. 2014년의 한 연구는 메모리 스택과 프로세서를 잇는 인터포저가 자기 배선 용량의 일부만 쓰고 있다는 점에 주목해, 남는 배선으로 칩 위의 통신망을 인터포저 쪽으로 넓히자고 제안했습니다 (DOI: 10.1109/micro.2014.61). 인터포저는 이미 값을 치른 배선입니다. 앞서 본 능동 인터포저들도 같은 생각 위에 있습니다.

칩렛을 고르기 전에 묻는 네 가지

그래서 「칩렛이 모놀리식보다 나은가」에는 하나의 답이 없습니다. 답할 수 있는 것은 목록입니다.

① 이 시스템의 다이는 얼마나 큰가. 결함 밀도와 레티클 한계가 자를 이유를 만듭니다. 다이가 작으면 자를 이유 자체가 약합니다.

② 이 시스템의 회로가 전부 같은 공정을 원하는가. 아날로그와 입출력 회로는 미세화의 이득이 작습니다. 그리고 앞에서 본 능동 인터포저 한 장의 수율이 높았던 이유는 성숙한 65나노 공정과 낮아진 복잡도, 둘이었습니다.

③ 몇 조각으로 나눌 것인가. 한 모형 안에서 성능은 큰 조각 몇 개일 때 가장 높고, 비용과 환경 발자국은 작은 조각 여럿일 때 가장 작았으며, 최적은 그 중간이었습니다. 그 모형에서 최적점은 워크로드와 조각 사이 대역폭에 따라 움직였습니다.

④ 그 답을 무엇으로 계산했는가. 이 글이 모은 최적점은 대부분 서로 다른 모형 안에서 서로 다른 대조군에 대해 계산된 값이고, 시뮬레이터가 조각 사이 링크를 흔히 고정 지연으로 단순화한다는 지적도 프리프린트로 나와 있습니다.

그리고 목록 밖에 남는 것들이 있습니다. 예비 배선의 수리 능력을 더 높이려면 이전 판과 호환되지 않는 배치도 변경이 필요하다는 제안이 있고, 표준화해야 할 것은 전기 신호만이 아니며, 남의 조각을 사 와서 붙이려면 그 조각을 믿을 수 있어야 합니다. 한 열 모형에서는 조각 사이 간격이 짧을수록 식히기 어려웠고(같은 모형에서 범프 없는 접합은 열을 빼는 데 유리했습니다), 조각을 다 담은 패키지는 커질수록 휨이 어려워집니다.

이 목록은 전부 이미 문제로 적혀 있는 것들입니다. 예비 배선의 배치도를 다시 그리자는 제안이 나와 있고, 조각 공급자가 넘겨야 할 모델의 목록이 초안으로 나와 있고, 서로 다른 파운드리의 실리콘이 한 패키지 안에서 실제로 통신했고, 인터포저의 배선을 프로그래밍할 수 있게 만들어 다시 쓰려는 시도도 보고됐습니다.

그렇다고 낙관도 조건부입니다. 접합 간격을 1마이크로미터까지 좁히면 모놀리식에 근접하거나 넘어설 수 있다는 그 문장은, 조건절을 붙인 채로만 참입니다. 그 조건절이 가리키는 것은 결국 「얼마나 촘촘히 붙일 수 있는가」이고, 이는 트랜지스터를 얼마나 작게 만드느냐와는 다른 종류의 문제입니다.

칩렛은 미세화를 대신하는 기술이라기보다, 트랜지스터에 더해 조립도 성능을 끌어올리는 단위가 된 것입니다. 예전에는 한 회사가 자기 공장 안에서 답을 낼 수 있었습니다. 이제는 누가 어떤 조각을 어느 공정으로 만들었는지, 그 조각들이 서로 말이 통하는지, 붙인 다음에도 멀쩡한지, 그리고 그 조각이 진짜 그 조각인지까지가 성능의 일부가 됐습니다.

하나로 만들지 않기로 한 결정은, 결국 혼자 만들지 않기로 한 결정이기도 했습니다.

근거 논문

• "Simba — 다중 칩 모듈로 딥러닝 추론 확장하기" (2019) — DOI: 10.1145/3352460.3358302 — 36칩렛 제작·측정. 128 TOPS·6.1 TOPS/W, 타일링 최적화 최대 16%.
• "Gemini — DNN 칩렛 가속기의 매핑·구조 공동 탐색" (2024) — DOI: 10.1109/hpca57654.2024.00022 — D2D는 온칩보다 면적·전력이 크고 대역폭은 낮다는 문제 진술. Simba+Tangram 대비 1.98·1.41배, 비용 +14.3%.
• "칩렛 시스템의 2.5D/3D 전력·신호 무결성 최적화" (2022) — DOI: 10.1109/ectc51906.2022.00010 — 450 mm² 균질 분할, 2D 모놀리식 대비 전력 +2.1/+1.1/+0.04%, 면적 +5.6/+2.4/+2.4%.
• "분해된 설계 — 난제와 조력자들" (2024, 리뷰) — DOI: 10.1109/mm.2024.3524130 — 다이 크기 성장이 레티클 한계에 닿았고 트랜지스터당 비용이 스케일링 이득을 넘어섰다.
• "2500 mm² Si 인터포저의 5세대 CoWoS-S" (2021, 제조사 발표) — DOI: 10.1109/ectc32696.2021.00028 — 인터포저가 한 레티클 ~830 mm²에서 ~1700, ~2500 mm²로.
• "칩렛 집적을 이용한 고속·고용량 D램 모듈" (2025) — DOI: 10.1109/tvlsi.2025.3527976 — 다층 분석. 모놀리식 대비 수율 1.27배, 떠오르는 공정에서 전통 DIMM 대비 비용 최대 10% 절감.
• "3D 설계 선택이 제조 비용에 미치는 영향" (2009, 모형) — DOI: 10.1109/3dic.2009.5306575 — 적층 전략별 비용을 단일 다이와 비교.
• "능동·수동 인터포저의 비용 효율 설계" (2017, 모형) — DOI: 10.1109/iccad.2017.8203849 — 둘 다 기능·파라미터 수율을 비용 효율적으로 개선.
• "IntAct — 능동 인터포저에 6칩렛을 얹은 96코어" (2020, 실측) — DOI: 10.1109/jssc.2020.3036341 — 아날로그·IO 축소의 어려움. 3 Tbit/s/mm², 20 µm 범프, 0.6 ns/mm.
• "능동 인터포저 위 220GOPS 96코어 프로세서" (2020, 실측) — DOI: 10.1109/isscc19947.2020.9062927 — 같은 팀·같은 시제품의 학회본. 능동 인터포저 수율이 높은 이유는 성숙한 65 nm와 0.08 트랜지스터/µm².
• "3D 이종집적을 위한 SoIC" (2019, 제조사 발표) — DOI: 10.1109/ectc.2019.00095 — 크기·기능·노드가 다른 KGD를 한 시스템으로. 3D의 세 난제는 열·전력 전달·수율.
• "칩렛 집적을 위한 칩 라스트 FOCoS" (2022, 제조사 발표) — DOI: 10.1109/ectc51906.2022.00309 — 칩 라스트가 불량 다이 손실과 총 생산 비용을 낮춘다.
• "칩렛과 이종 IC 패키징의 맞바꿈" (2025, 후공정 업체 발표) — DOI: 10.4071/001c.129072 — 이종 패키지는 단일 다이 FCBGA보다 비싸되 실리콘 비용과 출시 시간이 자주 상쇄. 자사 2.5D TSV는 2017년부터 양산.
• "SHINSAI — 586 mm² 재사용 능동 TSV 인터포저" (2025) — DOI: 10.1109/isscc49661.2025.10904819 — 인터커넥트가 특정 칩렛에 맞춰져 있어 신호 링크 재사용이 어렵다.
• "Mozart — 칩렛 생태계·가속기 공동 설계" (2025) — arXiv:2510.08873v1 (프리프린트) — 어떤 칩렛이 정말 필요한지 가려내지 않으면 재사용 기회가 제한된 채로 남는다.
• "에너지 효율적 칩렛을 위한 D2D 인터페이스 설계" (2024) — DOI: 10.1145/3665314.3680473 — UCIe 저전력 기능이 통상적 오프패키지 I/O 대비 10배 전력 절감.
• "7nm Arm 코어 기반 CoWoS 칩렛 설계" (2020, 실측) — DOI: 10.1109/jssc.2019.2960207 — 0.5 mm 채널, 320 GB/s, 0.56 pJ/bit, 1.6 Tb/s/mm².
• "4nm 32Gb/s 8Tb/s/mm 다이-투-다이 칩렛" (2023, 실측) — DOI: 10.1109/isscc42615.2023.10067477 — UCIe 규격 호환. 32 Gb/s/wire, 0.44 pJ/b, 8 Tb/s/mm 비치프런트.
• "칩렛 이종집적을 위한 통합 설계 생태계" (2024, 제조사 발표) — DOI: 10.1109/ectc51529.2024.00168 — 같은 32 Gbps에서 x64는 RDL 1.7/1.7 µm, x32는 2/2 µm.
• "UCIe를 쓴 3차원 시스템인패키지 설계" (2024) — DOI: 10.1038/s41928-024-01126-y — 범프 피치 1 µm까지의 연속체. 피치가 내려갈수록 주파수를 낮추는 쪽이 유리하다고 저자 분석이 시사하며, 1 µm에 접근할수록 모놀리식에 근접하거나 넘어선다.
• "다중 칩 모듈 GPU의 성능·비용·지속가능성 균형" (2023, 모형) — DOI: 10.1109/lca.2023.3313203 — 최적은 중간 크기 중간 개수. 최적 조각 수는 워크로드 의존이며 조각 간 대역폭이 커지면 늘어난다.
• "Monad — 칩렛 공간 가속기의 비용 효율적 특화" (2023) — arXiv:2302.11256v3 (프리프린트) — Simba·NN-Baton 대비 EDP 평균 16%·30% 감소.
• "DICE — 칩렛 간 물리계층 종단 모델링" (2026) — arXiv:2607.24221v2 (프리프린트) — 시뮬레이터가 링크를 고정 지연으로 근사하면 패킷 타이밍과 IPC까지 어긋난다.
• "RapidChiplet — 칩렛 설계 공간 탐색 도구" (2023) — arXiv:2311.06081v2 (프리프린트) — 사이클 수준 시뮬레이션 대비 정확도 0.25~30.15%를 내주고 427~137,682배 속도.
• "CATCH — 칩렛 이종 시스템 비용 분석 도구" (2025) — arXiv:2503.15753v1 (프리프린트) — 최적 칩 크기·결함 밀도·시험 비용·IO 종류·조립·기판 사례연구.
• "다중 칩렛 구조의 생애주기 비용 효율 모형" (2026) — arXiv:2601.18159v1 (프리프린트) — 운용 수명까지 넣어 상각한 비용 지표.
• "UCIe의 시험과 수리 개선" (2024) — DOI: 10.1109/ets61313.2024.10567470 — 배선 수와 무관하게 16패턴으로 전 결함 검출. 수리 불가 결함을 없애는 맵 재구성은 하위 호환이 아니라고 저자들이 적는다.
• "이종집적 칩렛 모델의 표준화 제안" (2021) — DOI: 10.1109/3dic52383.2021.9687611 — 열·물리·기계·IO·거동·전력·무결성·전기·시험 모델과 문서, 보안 추적성. 초기 범위는 2.5D.
• "칩렛·이종집적을 위한 패키징 설계 플랫폼" (2023, 제조사 발표) — DOI: 10.1109/ectc51909.2023.00176 — D2D 링크가 대개 고객사 사유 링크여서 설계 경계를 만들고 진보된 패키징 기술의 채택을 제한한다.
• "세계 최초의 UCIe 상호운용 실리콘" (2024, 제조사 발표) — DOI: 10.1109/ectc51529.2024.00050 — 서로 다른 IP 공급자 설계를 서로 다른 파운드리 실리콘에 올려 실증.
• "UCIe — 개방 칩렛 생태계를 위한 표준" (2024) — DOI: 10.1109/mm.2024.3451532 — 개방 생태계를 만들려면 그다음 층의 표준들이 아직 필요하다.
• "다이 간 지연 PUF를 이용한 칩렛 무결성 검사" (2022, 실측) — DOI: 10.46586/tches.v2022.i3.391-412 — 다이 바꿔치기·인터포저 탐침·변조 위험. 144셀에서 클래스 내 68.3 ps 대 클래스 간 847.7 ps.
• "2.5D TSV 인터포저 칩렛 패키징의 열 모델링" (2022, 열 모형) — DOI: 10.1109/tcpmt.2022.3174608 — 짧은 피치가 미세 피치 다중 칩렛 통합의 냉각을 어렵게 한다.
• "HPC·AI 가속기를 위한 3.5D 진보 패키징" (2024, 제조사 발표) — DOI: 10.1109/ectc51529.2024.00391 — 750 W 가속기 패키지. 하이브리드 본딩 + 대형 실리콘 인터포저 + 금속 열계면 재료.
• "고밀도 팬아웃 패키징의 신뢰성 난제" (2022, 제조사 발표) — DOI: 10.1109/ectc51906.2022.00232 — 65×65 mm 초과의 난제는 휨·RDL 무결성·신뢰성.
• "2.5D 시스템인패키지의 CoWoS 구조 진화" (2023, 제조사 발표) — DOI: 10.1109/ectc51909.2023.00174 — 2500 mm² 인터포저의 면적이 수율 난제를 낳아, 모놀리식 인터포저를 국소 인터커넥트 칩렛 + 전역 RDL로 대체.
• "EMIB 패키징의 다이 임베딩 난제" (2021, 제조사 발표) — DOI: 10.1109/ectc32696.2021.00012 — 국소 실리콘 브리지를 유기 기판에 심는 길과 그 브리지를 안정적으로 심는 난제.
• "실리콘 인터포저를 위한 온칩 통신망 구조" (2014) — DOI: 10.1109/micro.2014.61 — 인터포저가 배선 용량의 일부만 쓴다는 관찰에서 출발해 남는 배선으로 통신망을 확장하자는 제안.