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'3nm 칩'의 게이트 길이는 16나노미터다. 미세화의 벽과 우회로 이야기.
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2020년의 한 소자 시뮬레이션 논문은 자기가 딛고 선 기준 세대를 이렇게 적는다. "3nm 노드" — 따옴표를 친 채로. 그리고 곧바로 그 세대가 무엇인지 밝힌다. 게이트 길이 16나노미터, 국제 로드맵(IRDS)에 따르면 마지막 핀펫 세대 (arXiv:2007.14448, TCAD 시뮬레이션).
한 문장 안에 숫자 두 개가 나란히 있다. 이름은 3이고, 로드맵이 그 세대에 적어 둔 게이트 길이는 16이다. 아무도 3나노 칩의 게이트를 자로 재서 16을 얻은 것이 아니다.
낱말 셋을 먼저 풀자. 노드는 반도체 공정의 한 세대에 붙이는 이름이다. 자동차의 '2026년형' 같은 것이라고 보면 된다 — 그 이름은 차의 어떤 부품 치수도 아니지만, 그해에 나온 차들을 한 묶음으로 부를 수는 있다. 다음으로 게이트 길이는 트랜지스터에서 전류를 켜고 끄는 문지기가 채널을 눌러 쥐고 있는 구간의 길이다. 고무 호스를 손으로 쥐어 물을 막는다고 해 보자. 손바닥이 호스를 덮은 그 폭이 게이트 길이이고, 폭이 좁을수록 물을 확실히 막기 어려워진다.
셋째는 방금 지나간 '핀펫'이다. 핀펫은 채널을 지느러미처럼 세워 게이트가 세 면을 감싸게 한 구조이고, 게이트올어라운드는 게이트가 채널을 사방에서 완전히 둘러싸는 구조다. 호스를 손가락 세 개로 누르는 것과 손아귀로 완전히 감싸 쥐는 것의 차이라고 보면 된다. 이 글의 뒷부분은 대체로 이 두 이름 사이에서 벌어진다.
'3나노'라는 이름이 붙은 세대에, 국제 로드맵이 적어 둔 게이트 길이는 16나노미터다. 이 글은 그 어긋남을 따라간다. 왜 어긋났는지, 그다음 이 산업은 세대를 무엇으로 세기 시작했는지.
미리 밝혀 둘 것이 있다. 여기 인용하는 논문은 대부분 동료심사 전 프리프린트(arXiv)이고, 상당수는 실제 칩을 만들어 잰 값이 아니라 컴퓨터 안에서 계산한 값이다. 빠르게 움직이는 공학 분야라 그렇다. 한 편의 결론을 확정된 사실로 읽으면 안 되고, 하중이 큰 자리마다 그 사실을 적어 두었다.
무어의 법칙을 정면으로 다룬 한 논문의 제목은 「무어의 법칙은 죽었다, 무어의 법칙 만세!」다. 그 논문이 첫 문장에서 짚는 것은 무어의 법칙의 정체다. 반도체 산업은 이것을 예측 지표로 써 왔고, 그렇게 쓰이는 동안 그것은 자기실현적 예언이 됐다. 2년마다 두 배라는 말이 먼저 있었고, 모두가 그 속도에 맞춰 투자하고 설계했기 때문에 그 속도가 현실이 됐다. 그리고 이제 원래의 무어의 법칙이 흔들리기 시작했다는 데 동의하는 사람이 늘고 있다고 저자는 적는다.
여기서 이 논문이 하는 일이 중요하다. 저자는 무어의 법칙을 폐기하지 않고 을 제안한다. 파생된 다른 법칙들까지 포괄하면서 칩의 성능과 에너지 소비의 로드맵을 더 정확히 예측하려는 시도다 (, 프리프린트).
이 동작 자체가 무어의 법칙의 성격을 드러낸다. 중력 법칙에는 수정안을 제안하지 않는다. 관측이 어긋나면 법칙이 틀린 것이다. 고쳐 쓸 수 있다는 것은 이것이 자연의 성질이 아니라 산업이 스스로에게 부과한 일정표였다는 뜻이다.
일정표에는 벽이 있기 마련이다. 1960년대 이후 디지털 전자공학의 역사를 다시 훑은 한 리뷰는, 벽을 만났을 때 이 산업이 걸어온 길이 두 갈래였다고 정리한다. 제약과 벽이 기술적 기법의 개선을 통한 진화를 부른 경우가 있었고, 아예 기술의 교체를 부른 경우가 있었다. 새 기술이 지배 기술을 밀어내려면 넘어야 할 문턱도 적어 두었다 — 최소 한 자릿수의 성능 향상, 그리고 비용·공간·전력·확장성 (arXiv:2206.03201). 진화냐 단절이냐, 이 두 갈래가 나머지를 읽는 지도다.
2025년, 한 연구진이 트랜지스터의 채널은 그대로 두고 소스·드레인 전극의 끝 모양만 뾰족한 돌기가 줄지어 늘어선 형태로 바꿨다. 그러자 채널 길이 20~25나노미터인 소자가 재래식 전극을 쓴 70~80나노미터 채널 소자와 견줄 만한 DIBL과 다른 핵심 지표들을 보였다. DIBL은 드레인 쪽 전압이 전자를 막던 장벽을 끌어내리는 정도다. 단일 게이트를 유지한 채였고, 다룬 것은 실리콘이 아니라 산화물(IGZO) 채널이다. 저자들이 이 설계가 특히 도움이 되리라 본 자리도 로직 미세화 일반이 아니라 후면 공정(BEOL)에 쓰일 반도체 기술들이다 (arXiv:2506.14156, 박막 트랜지스터 실측).
채널 길이는 그대로인데 성능은 70~80나노미터급으로 움직였다. 길이는 성능의 이름표가 아니었다.
이런 일이 왜 가능한지는 작아짐의 청구서를 봐야 안다. 오랫동안 작아짐은 공짜에 가까웠다. 같은 비율로 줄이면 성능·전력·면적이 한꺼번에 좋아졌다. 그런데 치수가 나노미터 영역으로 들어서자 물리학이 청구서를 내밀었고, 그 항목 중 어느 것도 길이 하나로 환산되지 않는다.
첫 항목은 누설이다. 트랜지스터는 전류를 흘리고 막는 스위치인데, 너무 작아지면 '꺼진' 상태에서도 전류가 새어 나간다. 게이트가 채널을 충분히 통제하지 못하는 이른바 단채널 효과(short-channel effect)다. 채널이 짧아질수록 앞서 본 그 DIBL이 커지고, 트랜지스터를 끄는 효율을 나타내는 지표인 문턱하 기울기도 나빠진다. 방금 그 연구가 한 일은 전극 끝 근처에서 게이트의 통제력을 되살린 것이었다 — 이중 게이트나 게이트올어라운드로 공정을 복잡하게 만들지 않고.
둘째 항목은 신뢰성이다. 절연막이 얇아지면 절연이 시간에 걸쳐 무너진다. 등가산화막 두께 0.8나노미터인 핀펫을 조사한 연구의 결과는 두 갈래였다. 면적이 10⁻⁸ 제곱센티미터 근처인 소자에서는 수명이 평면 소자의 결과와 일치했다 — 핀펫 구조 자체가 새 고장 메커니즘을 들이지는 않는 것으로 보인다는 뜻이다. 그런데 면적이 더 작은 소자에서는 연성 절연파괴에 대해 10년 수명 규격을 맞추지 못했고, 등가산화막 두께가 0.8나노미터보다 얇아지면 높은 누설전류 때문에 신뢰성이 도전받는다고 저자들은 정리했다 (arXiv:2402.00886).
셋째 항목은 변동성이다. 작게 만들수록 소자마다 특성이 흩어진다. 핀펫에서 특히 문제가 된 것은 지느러미 가장자리가 미세하게 물결치는 현상으로, 그것만으로도 트랜지스터가 켜지기 시작하는 전압이 소자마다 들쭉날쭉해진다.
이에 대응해 제안된 것이 핀을 에피택시로 정의하는 구조다. 통계 시뮬레이션에서 거칠기 기반 문턱전압 변동성을 90%, 전체 변동성을 59% 줄인다는 결과가 나왔다. 여기까지만 옮기면 좋은 소식이다. 그런데 같은 초록의 다음 문장이 대가를 적는다. 이 구조는 핀 폭이 정전기와 변동성에 묶이지 않아 핀이 더 넓어지고, 그래서 회로가 덜 촘촘해질 수 있다. 저자들은 곧바로 자기가 낸 문제에 답한다. 넓은 핀은 더 높은 핀을 가능하게 하고, 높은 핀에 소자 분리 단을 여러 층 새기면 하나의 핀 안에서 여러 폭의 트랜지스터를 만들 수 있다. 그래서 개별 소자의 발자국이 핀펫의 약 2배인데도 인버터나 NAND 게이트에서는 폭 대 길이의 비가 2 이상일 때 같거나 더 높은 회로 밀도가 나올 수 있다고 저자들은 적는다 (arXiv:1604.04454, 시뮬레이션). 면적이 2배인데 밀도는 같거나 높다.
넷째 항목은 접촉이다. 폭과 높이가 4~24나노미터인 삼중게이트·핀펫 소자를 계산한 연구는 게이트 길이가 30나노미터 아래인 소자에서 접촉 저항이 총저항의 상당 부분을 차지한다고 보고한다. 범인은 뜻밖의 자리에 있었다 — 소스·드레인과 게이트 사이의 스페이서 아래에서 정전 제어가 부실한 것이 주요 기여 요인이었다. 채널 단면적이 대략 50제곱나노미터 아래로 내려가면 접촉 저항과 그 변동성이 급격히 커졌다 (arXiv:1602.07545, 계산).
네 항목의 공통점은 이렇다 — 어느 것도 노드 이름 하나로 환산되지 않는다.
무어의 법칙은 트랜지스터 수를 셌다. 그 하나로 부족하다면 무엇을 세야 하나.
먼저 한계의 위치를 물은 쪽이 있다. 스케일링의 궁극적인 물리 한계를 이론과 실무 양면에서 정리한 발표가 2015년에 있었다 (arXiv:1511.05956). 다만 말할 수 있는 건 여기까지다 — 공개된 초록이 한 문장이라 어떤 값을 어떻게 얻었는지 알 수 없다.
값을 붙인 쪽은 에너지다. CMOS 마이크로프로세서의 최대 에너지 효율을 추정한 연구는 에너지가 새는 자리를 셋으로 나눈다 — 트랜지스터 스위칭, 배선 용량, 누설 전력이다. 여기에 란다우어 원리에 근거한 최소 에너지 비용의 제일원리 계산과 하드웨어 실측을 결합해 각 항목의 연산당 에너지를 끌어냈다. 결과는 기하평균 추정으로 4.7×10¹⁵ FP4/J — 4비트 부동소수점 연산 기준으로 현재 마이크로프로세서보다 대략 200배 효율적인 지점이다 (arXiv:2312.08595, 프리프린트). 여러 추정을 기하평균으로 묶은 값이라는 점이 중요하다. 도달할 날짜가 적힌 목표가 아니라 더 갈 수 없는 자리를 대략 어디쯤으로 볼 것인가에 대한 한 팀의 계산이다.
지표 자체를 갈아 끼우려 한 연구도 있다. 출발점은 진단이다 — 무어의 법칙을 비롯한 기존 성능 지표들이 반도체 산업의 기술 발전을 정확히 설명하지 못한다. 그래서 저자들이 제안한 CLEAR는 능력·지연·에너지·양·저항의 머리글자이고, 소자와 배선과 시스템이라는 세 층위에 모두 적용된다. 이 지표는 1940년대부터 오늘까지의 기술 발전을 사후적으로 정확히 설명해 내고, 그 안에서 무어의 법칙과 마키모토의 파동 같은 경험적 추세는 이 보편 지표의 특수한 사례로 자리를 잡는다. 앞을 내다본 대목은 예측이다 — 전자 기술은 배증 속도를 따라가지 못하고 보드·칩 수준의 포토닉스가 CLEAR 값의 12개월마다 배증을 이어 갈 수 있다는 것이 저자들의 전망이다 (arXiv:1612.02898, 프리프린트).
앞 절의 수정안과 이 절의 종합 지표는 겨누는 자리가 같다. 한 줄짜리 눈금이 더는 이 산업을 설명하지 못한다는 자리다.
눈금은 학계만 만드는 게 아니다. 산업에는 로드맵이 있고, 그것은 이상하리만치 강하게 작동한다 — 목표 수치를 적어 두면 연구자들이 그 수치로 자기 소자를 채점한다. 앞에서 본 그 논문은 자기 소자가 IRDS의 온전류·꺼짐전류 목표를 충족한다고 적고 (arXiv:2007.14448), 인화인듐 나노와이어를 계산한 연구는 ITRS의 고성능 요구를 충족한다고 적으며 (arXiv:2308.14045), 2차원 채널을 계산한 연구는 로드맵 목표를 맞추려면 무엇이 필요한지에서 논의를 시작한다 (arXiv:2010.06867). 셋 다 시뮬레이션이고, 셋 다 로드맵이 적어 둔 표를 채점표로 쓴다. 자기실현적 예언이 실무에서 작동하는 모습이 이것이다 — 누군가 표를 먼저 적고, 모두가 그 표에 맞춰 만든다.
얇은 판 모양의 채널, 곧 나노시트를 만들려면 실리콘게르마늄 층을 옆에서 파 들어가야 한다. 얼마나 파였는지 알아야 공정을 통제할 수 있는데, 그러려면 웨이퍼를 쪼개서 단면을 봐야 하고 쪼갠 웨이퍼는 버린다. 그래서 한 연구가 그 깊이를 쪼개지 않고, 그것도 생산 라인 안에서 잴 수 있는지 시험했다. 희생층 세 장을 넣은 소자에 식각 조건을 바꿔 가며 깊이를 흩어 놓고, 분광 간섭을 붙인 산란계측과 X선 형광을 기계학습과 함께 돌린 결과는 두 단계로 나뉜다. 평균 깊이를 숫자 하나로 뽑는 일은 두 방법 모두 해낸다. 그러나 시트 한 장 한 장의 깊이를 따로 보려면 모델을 훈련시킬 단면 투과전자현미경 참조 데이터가 필요하다. 다만 같은 초록의 마지막 문장이 한 겹을 더한다 — 분광 간섭 산란계측 스펙트럼에 전통적 광학 모델과 고급 알고리즘을 결합하면 시트별 참조 데이터에 아주 잘 맞는 결과를 얻을 수 있었다는 것이다 (arXiv:2201.04725).
적어도 한 갈래에서는, "몇 나노미터"라는 값 뒤에 먼저 무언가를 쪼개 본 사람이 있다는 뜻이다. 치수를 말하려면 먼저 잴 수 있어야 하는데, 구조가 3차원으로 접히면서 재는 일 자체가 연구 주제가 됐다.
X선 방법은 집적회로의 3차원 영상을 주지만 원자 수준을 볼 해상도가 없고, 전자현미경은 원자 수준으로 보지만 깊이 정보가 제한된다. 그 사이를 메우려고 한 연구가 다중슬라이스 전자 타이코그래피를 게이트올어라운드 시제품 소자에 적용해, 그 3차원 게이트 산화막 계면의 일그러짐과 결함을 찾아냈다.
거기서 나온 수치가 이 글의 제목과 정면으로 만난다. 두께 5나노미터라고 부르는 그 채널 안에서, 실리콘은 계면에서 멀어질수록 이완돼 벌크와 같은 구조를 유지하는 원자가 60%뿐이었다. 게다가 위아래 계면의 거칠기 프로파일이 서로 달랐다 — 두 면이 서로 다른 공정을 거쳤기 때문이다. 계면 거칠기는 캐리어 이동도를 강하게 좌우하는데, 이렇게 작은 3차원 구조에서 그것을 정량화하는 일은 그전까지 불가능했다고 저자들은 적는다 (arXiv:2507.07265).
'5나노미터 채널'이라는 이름 하나가 안에서는 이렇게 갈라진다.
평면 구조로는 누설을 감당할 수 없게 되자 산업은 게이트가 채널을 몇 면에서 감싸는가를 바꿨다. 도입에서 이름을 붙여 둔 그 둘이다 — 세 면을 감싸는 핀펫에서, 사방을 완전히 둘러싸는 게이트올어라운드로. 게이트올어라운드는 3나노 노드 이후에 뛰어난 단채널 효과 억제 능력 덕분에 무대에 올랐고 (arXiv:2304.08175), 지금은 핀펫의 후계자로 대량 양산에 진입해 있다 (arXiv:2603.21015).
축을 가장 선명하게 보여 주는 계산이 있다. 한 TCAD 연구가 소자 파라미터를 똑같이 맞춰 놓고 세 형상을 비교했다 — 나노와이어 게이트올어라운드, 나노튜브 게이트올어라운드, 나노튜브를 이중 게이트로 만든 것. 이중 게이트 나노튜브는 나노튜브 대비 온전류 62%, 나노와이어 대비 57%를 끌어올렸고 꺼짐전류·문턱하 기울기·온오프 비가 모두 개선됐다. 나노튜브와 나노와이어의 비교는 더 인상적이다. 둘의 온전류는 비슷했는데 나노튜브의 꺼짐전류는 한 자릿수 작았고 문턱하 기울기는 거의 절반이었다 (arXiv:2304.08175, TCAD 시뮬레이션). 같은 치수, 같은 파라미터. 갈린 것은 형상뿐이다.
형상이 왜 값을 가르는지를 원자 단위로 파고든 연구도 있다. 소자가 3나노 이하로 내려가면서 원자 수준의 구조와 양자 효과가 성능을 좌우하게 됐는데 그걸 다룰 시뮬레이션 틀이 없다는 것이 출발점이다. 그래서 반도체와 비정질 게이트 산화물 사이에 사방을 감싼 계면을 원자 단위로 세우고, 원자 2,796개까지 들어간 계면 모형에 대규모 제일원리 계산을 돌려 상용 TCAD에 연결했다. 그렇게 해서 그전까지 주목받지 못한 계면 상태의 두 가지 기원을 보였고, 그것이 채널의 크기·방향·형상에 따라 조율된다는 점을 확인했다. 그 분석이 왜 산업이 나노시트 채널을 선호하는지를 설명한다는 것이 저자들의 결론이다 (arXiv:2308.08101, 제일원리 계산). 넓적한 나노시트가 선택된 이유가 길이가 아니라 계면에 있었다는 뜻이다.
물론 게이트올어라운드도 완결이 아니다. 이 구조에서 게이트 전압이 음일 때 드레인 전류가 열이온 거동에서 크게 벗어나는 현상이 관측됐다. 제일원리 시뮬레이션으로 기원을 추적한 연구는 그것이 게이트에서 드레인으로 새는 터널링이며 두 극 사이의 유전 장벽이 드레인 쪽 전압에 낮아지면서 크게 증폭된다고 보고한다. 저자들은 이 누설의 정체를 아는 것이 게이트올어라운드의 스케일링 한계를 정하는 데, 그리고 꺼짐전류를 줄일 소자·재료 최적화를 이끄는 데 필수적이라고 적고, 방사선이 만든 결함의 영향도 음의 게이트 전압 영역에서만 크게 나타난다는 점을 함께 짚는다 (arXiv:2603.21015, 제일원리 시뮬레이션). 한계의 위치도 구조와 함께 옮겨 다닌다.
게이트 길이를 줄이려는 시도가 멈춘 것은 아니다. 다만 그 시도들이 도달한 자리를 보면 이름과 치수가 얼마나 멀어졌는지 더 잘 보인다.
이 글을 연 논문으로 돌아가자. 강유전체의 음의 정전용량을 핀펫에 도입한 구조를 TCAD로 조사했다. 결론은 이 구조가 업계의 "3nm 노드" 다음 두 세대인 "2.1nm 노드", 거의 "1.5nm 노드"까지 확장될 수 있다는 것 — 노드 이름은 초록에서도 전부 따옴표 안에 있다. 중간 세대들에 대해서는 IRDS의 온전류·꺼짐전류 목표를 목표치보다 낮은 동작 전압에서 충족할 수 있다고 적는다. 그리고 저자들은 강유전체와 유전체 사이의 용량 정합을 개선하면 더 스케일링할 수 있을지도 모른다고 덧붙인다 — 남은 열쇠가 치수가 아니라는 뜻이다 (arXiv:2007.14448, TCAD 시뮬레이션).
"1.5나노 노드"라는 이름이 가리키는 것은 1.5나노미터짜리 무언가가 아니라 어떤 구조로 어떤 목표치를 맞췄느냐로 갈리는 한 세대다.
재래 채널의 끝은 어디인가. 원자 단위 계산으로 이를 물은 연구는 먼저 조건을 적는다 — 로드맵 목표를 맞추려면 좋은 정전 제어와 높은 이동도가 함께 필요한데 게이트 길이 10나노미터 아래에서는 이 둘이 서로 상충한다. 그래서 실리콘·게르마늄·III-V 같은 재래 채널의 스케일링은 게이트 길이 12나노미터 부근에서 끝날 것으로 예상된다. 덜 탐구된 HfS₂나 ZrS₂ 같은 2차원 채널로 바꾸면 약 6나노미터까지, 저자들이 제안한 동적 도핑 구조를 고이동도 물질과 결합하면 단일 게이트 구조로 게이트 길이 1나노미터까지 내려가면서도 고성능 CMOS의 온전류를 유지할 수 있다는 것이 결론이다. 이 구조는 극미세 소자에서 도핑을 어떻게 할 것인가라는 별개의 난제도 함께 겨눈다 (arXiv:2010.06867, 원자 단위 시뮬레이션).
여기서 노드와 다른 눈금이 하나 등장한다. 게이트 피치는 한 트랜지스터의 게이트에서 옆 트랜지스터의 게이트까지, 사이에 놓인 접촉까지 포함한 간격이다. 도로에 비유하면 차선의 폭이 아니라 전봇대 사이의 간격에 가깝다 — 실제로 몇 개를 늘어놓을 수 있는지는 이 값이 정한다. 접촉을 갈래로 나눈 포크형 접촉과 동적 도핑 나노시트를 결합한 제안은 30나노미터 아래의 게이트 피치까지 뛰어난 소자 특성과 인버터의 에너지·지연 특성이 유지됨을 보였다. 나노시트 기준 소자 대비 10나노미터의 스케일링 여유다 (arXiv:2203.06364, 원자 단위 시뮬레이션).
채널 물질을 바꾸는 길도 있다. 제일원리 양자수송 계산은 게이트 길이 4나노미터의 게이트올어라운드 인화인듐 나노와이어가 ITRS의 고성능 요구를 온전류·지연시간·전력소산에서 충족할 수 있다고 보고, 게이트 길이 3나노미터 소자에 인장 변형을 주면 온전류가 60% 넘게 오른다고 덧붙인다 (arXiv:2308.14045, 제일원리 시뮬레이션).
변형은 실리콘에서 이미 검증된 지렛대다 — 1990년대에 이동도 부스터로 도입돼 2000년대 초에 상용화됐다. 그것을 2차원 반도체로 옮긴 연구는 질화규소 캡핑층으로 단층 MoS₂ 트랜지스터에 변형을 주었다(섭씨 350도의 CMOS 호환 저열예산 방식). 온전류의 중앙값은 후면게이트 소자에서 최대 60%, 이중게이트 소자에서 최대 45% 올랐고, 가장 큰 개선은 채널과 접촉을 모두 200나노미터 수준까지 줄였을 때 나타나 포화 전류 488 µA/µm에 이르렀다 — 그만큼 짧은 접촉 피치에서 보고된 어떤 값보다 높다. 원인은 뜻밖인데, 수치는 실측이지만 그 원인은 저자들의 시뮬레이션이 준 해석이다. 이득의 대부분은 채널이 아니라 인장 변형이 접촉의 쇼트키 장벽을 낮춘 데서 온다는 것이다 (arXiv:2405.09792, 실측 + 시뮬레이션 해석).
공정 쪽에서도 같은 이동이 있었다. 수평 나노와이어 게이트올어라운드 소자에서 게이트 길이의 하한을 제약하던 것은 게이트를 습식 식각으로 정의한다는 사실이었는데, 한 제작 방법이 그 제약을 전자빔 리소그래피의 해상도로 옮겨 놓았다. 150나노미터 게이트 길이 소자에서 77켈빈에서 문턱하 기울기 38 mV/dec를 얻었다 — 상온에서 나온 값이 아니다 (arXiv:1810.03359).
마지막으로 눈금 자체가 흔들리는 경우도 있다. 두 층 WSe₂에서 정공 수송을 지배하는 밸리 간 갈라짐은 고정된 물질 상수가 아니다. 층을 쌓는 방식·변형·압력·유전 환경에 따라 조율되고, 심지어 어떤 수준의 전자구조 이론으로 계산하느냐에 따라 값이 달라진다고 저자들은 명시한다. 그럼에도 고정된 것이 하나 있었다. 최소 문턱하 기울기는 층수와 무관하게 60 mV/dec라는 열이온 한계 근처에 머문다. 그리고 갈라짐이 작은 영역에서는 이축 변형이 밸리 점유를 바꿔 유효 이동도와 온전류만 조율하고 문턱하 기울기는 열이온 한계에 그대로 둔다 (arXiv:2606.08955, 제일원리 + 해석 모형).
끄는 성능은 물리가 잠가 두었고, 켜는 성능은 형상과 변형으로 따로 움직인다. 하나의 길이로 둘을 함께 부르는 일이 여기서 성립하지 않는다.
세 번째 대응은 트랜지스터를 아예 건드리지 않는다. 하나는 쪼개는 것이다. 큰 칩을 작은 조각(칩렛)으로 나눠 한 패키지 안에 다시 붙인다. 통째로 만들면 작은 결함 하나에 칩 전체를 버려야 하지만, 조각으로 나누면 수율이 오르고 잘 만든 조각을 재사용할 수 있으며, 서로 다른 공정 노드에서 만든 조각을 한데 섞는 이종집적(heterogeneous integration)이 가능해진다. 다만 비용 우위는 자동이 아니다. 정량 모델은 그 이점을 수율 개선·칩렛과 패키지 재사용·이종성으로 나눠 따져 본 뒤, 적절한 다중칩렛 아키텍처를 골랐을 때 총비용이 준다는 조건을 함께 적는다 (arXiv:2203.12268). 대가도 목록으로 정리돼 있다. 칩렛이 비용 효율과 출시 속도에서 이득이라고 적은 리뷰조차 인터페이스 표준·패키징·보안·소프트웨어 프로그래밍을 남은 과제로 짚고 (arXiv:2311.16417), 배치와 연결이 성능을 좌우하며(한 프레임워크는 칩 간 통신 비용을 24.81% 줄였다) (arXiv:2308.01672), 하드웨어 트로이목마·역공학·IP 침해를 막던 기존 시스템온칩의 방어책이 인터포저 기반 집적에는 통하지 않는다 — 그 논문은 대안으로 기능이 서로 다른 칩렛을 섞어 트로이목마를 잡아내고 회로에 원래 있는 논리 중복성으로 복제를 막는 방법을 제안해 FPGA 위에서 평가했다 (arXiv:2010.13155).
한편 칩렛을 100제곱밀리미터 아래로 줄이지 못하게 하던 병목으로 선행 연구들이 지목한 것은 정전기 방전 보호와 입출력 회로가 잡아먹는 면적이었는데, 이 연구는 2.5차원·3차원 패키징에서 그 회로를 크게 단순화할 수 있음을 보이며 더 잘게 쪼갤 길을 연다 (arXiv:2511.10760, 회로 시뮬레이션). 그리고 "무어의 법칙의 더딘 죽음"을 배경으로 칩렛 시대로 옮겨 가는 것은 실리콘 산업이고, 자동차 쪽에서 칩렛은 아직 검토 중인 여러 전략 가운데 하나다 (arXiv:2406.00182).
다른 하나는 쌓는 것이다. 회로 층을 수직으로 쌓는 3차원 집적은 스케일링이 둔화되면서 빠르게 채택되고 있는데, 이득의 크기는 응용과 기술 선택과 설계에 따라 달라지고, 설계 자체가 미세구조·회로·제조의 칸막이를 허무는 일이 된다 (arXiv:2005.10866, 학회 강연). 가장 급진적인 제안은 CMOS 2.0이다. 3차원 웨이퍼 본딩과 후면 처리를 지렛대 삼아 CMOS 로드맵을 기하학적 축소에서 특화된 활성 소자 층의 미세한 이종 3차원 적층으로 옮기자는 것 — 노드 이름이 가리키던 축 자체를 바꾸자는 제안이다. 대가도 안다. 거기에 맞는 아키텍처와 설계자동화 기반이 있어야 하고 신뢰성 문제도 따로 다뤄야 한다 (arXiv:2510.04535). 같은 방향에서, 채널을 나중에 만드는 공정으로 후처리 없이 1 mA/µm를 넘는 온전류와 최소 63 mV/dec의 문턱하 기울기를 얻은 연구가 있고 (arXiv:2512.21330), 위층만 가열하는 자외선 레이저 어닐링이 핵심 조력자로 꼽힌다 (arXiv:2209.05337).
앞에서 본 두 갈래로 보면 이쪽은 단절에 가깝다. 정작 이 흐름을 다룬 논문들은 자기가 하는 일을 무어의 법칙의 연장(arXiv:2203.12268), 무어의 법칙을 이어 가는 길(arXiv:2308.01672)이라고 부른다. 단절이 성공하려면 최소 한 자릿수의 성능 향상과 비용·공간·전력·확장성을 함께 넘어야 했다 (arXiv:2206.03201). 패키지 안에서 벌어지는 일들은 이 시리즈의 다음 묶음이 다룬다. 붙잡을 것은 하나다 — 이 대응들의 성과는 '나노미터'라는 눈금에 아예 기록되지 않는다.
실리콘 CMOS를 대체할 후보는 오래전부터 많았다. 문제는 후보가 많다는 것 자체였다 — 서로 다른 원리로 도는 소자들을 같은 잣대로 견줄 방법이 없으면 어느 것이 유망한지 말할 수 없다.
그래서 눈금 만드는 일이 먼저 있었다. 2013년의 한 개관은 연구 컨소시엄이 검토하던 논리 소자들의 구조와 원리를 정리하고 회로 면적·스위칭 시간·에너지를 일관되게 추정하는 일반적 방법론을 기술한 뒤, 그 잣대로 소자들을 실제로 비교한 결과까지 제시했다 (arXiv:1302.0244).
같은 해에 그 방법론을 다르게 짜자는 제안이 나온다. 여기서 잣대는 에너지-지연 곱이다. 에너지-지연 곱은 한 번 스위칭하는 데 드는 에너지와 그 스위칭에 걸리는 시간을 곱한 값이다. 곱하는 이유는 간단하다 — 에너지만 보면 느린 소자가 이기고 속도만 보면 전기를 많이 먹는 소자가 이기니, 둘을 묶어야 비교가 된다. 제안의 요지는 이 값을 스위칭 에너지와 시간 같은 동적 진화 특성이 아니라 소자의 저항과 스위칭 전하로부터 계산하자는 것이다. 저자들은 이 방식을 전하 기반 소자와 그렇지 않은 소자 모두에 적용하는 문제를 논의하고, 이 접근이 성능을 개선할 경로와 플랑크 상수로 표현되는 새로운 현실적 한계를 시사한다고 적는다 (arXiv:1308.4748).
그리고 2017년, 이 벤치마킹의 최신 결과가 나온다. 소자 모형이 개선됐고 새 소자들이 들어왔고, 방법론이 배선 중심 분석과 비불리언 논리 응용까지 확장됐다. 결과가 이 절의 제목이다. 불리언 회로와는 대조적으로, 셀룰러 신경망에 기반한 비불리언 회로에서는 스핀트로닉 소자가 기존 CMOS를 능가할 잠재력을 보인다 (arXiv:1711.04295). 초록이 적은 것은 여기까지다 — 불리언 쪽에서 스핀트로닉이 진다고는 말하지 않는다.
같은 소자, 같은 방법론, 다른 잣대. 저자들이 그 결론을 '불리언 회로와는 대조적으로'라는 말로 열었다 — 어떤 회로에서 재느냐가 답의 방향을 바꾼다. '몇 나노미터인가'라는 물음이 왜 부족한지가 여기서 가장 선명하다 — 무엇을 시킬 것인지 정하기 전에는 어느 소자가 좋은지조차 말할 수 없다.
노드 사다리에서 아예 내려온 기술도 있다. 강유전체로 반도체의 전도를 제어하자는 아이디어는 1963년에 나왔지만 낮은 유지력과 CMOS 공정 통합의 어려움에 발목을 잡혔고, 그 자리를 플래시 메모리가 차지했다. 산화물 강유전체로 강유전체 메모리가 상용화되긴 했으나, 납·지르코늄·티탄 산화물 기반 상용 제품은 공정 난제 때문에 130나노미터에서 멈춰 섰다. 최근 스칸듐을 넣은 질화알루미늄이 판을 다시 열었는데, 열린 이유는 성능이 아니라 증착 온도가 섭씨 350도쯤으로 낮아 후면 공정과 호환된다는 것이다. 이 물질을 MoS₂ 채널과 결합한 소자는 온오프 비 약 10⁶, 메모리 창 0.3 V/nm, 10⁴초까지 두 상태 유지를 보였고, 저자들은 이것이 내장 메모리와 인메모리 컴퓨팅의 새 접근이라고 적는다 (arXiv:2010.12062). 어떤 소자를 어떤 기능에 짝지을지 자체가 난제라, 그것을 시험할 혼합신호 신경모방 아키텍처를 만든 연구도 있다 (arXiv:2410.15854).
그리고 가장 근본적인 눈금이 흔들린 자리가 있다. 옴의 법칙은 전하 수송의 기본 틀이면서 현대 CMOS의 지속적 발전을 가능하게 한 '전기적 스케일링'이라는 개념 자체를 떠받쳐 왔다. 그런데 성능을 위해 채널이 저차원 영역으로 들어가면서 문제가 생겼다. 원자 두께 산화물 반도체, 2차원 반데르발스 반도체, 1차원 탄소나노튜브 — 무어의 법칙을 연장할 유력 후보로 꼽히는 이 물질들에서 무질서가 유도하는 전자 국재화 때문에 옴의 법칙이 깨지고 측면 방향의 선형 스케일링이 성립하지 않는다는 것이 2026년 한 연구의 보고다. 다만 이 논문은 벽을 알린 데서 멈추지 않는다. 저자들은 무질서 영역의 역할을 담는 정량 모델을 세웠고, 그 틀로 원자 두께 In₂O₃ 트랜지스터의 실험 관측을 채널 길이·온도·두께·후열처리 조건에 걸쳐 일관되게 설명했다 (arXiv:2601.01283, 프리프린트).
길이를 두 배로 하면 저항도 두 배라는 관계는 '나노미터'라는 눈금이 뜻을 가지려면 반드시 필요한 전제였다. 지금은 그 전제가 성립하지 않는 영역에 들어서고 있고, 그 영역을 기술할 새 언어를 만드는 중이다.
무어의 법칙은 반도체 밖으로도 번졌다. 양자 컴퓨팅에도 그런 것이 있느냐를 물은 분석이 있다. 저자는 먼저 통념을 적는다 — 많은 기술이 지수 법칙에 따라 진보하고, 양자 컴퓨팅도 그 무리에 끼어 필연적으로 성숙하리라 여겨진다는 것이다. 이 분야의 성배는 오류가 정정된 논리 큐비트 수천 개짜리 기계이고, 그 논리 큐비트 하나하나가 다시 수천 개 이상의 물리 큐비트로 만들어진다. 그 정도가 되면 분자 시뮬레이션이나 2048비트 RSA 키 인수분해가 가능해진다. "많은 예측에 따르면 15년 이내"라고 저자는 적는다 — 저자의 주장이 아니라 검사 대상으로 인용한 통념이다.
검사 결과는 이렇다. 무어의 경험 법칙은 양자 컴퓨팅으로 쉽게 번역되지 않는다. 이유가 이 글이 내내 본 것과 같다 — 큐비트에는 여러 성능 지표가 있고, 그것들은 새로운 제조 기법 하나가 생긴다고 마법처럼 함께 좋아지지 않는다. 다만 저자는 무어의 법칙 비슷한 것이 아예 없다고는 말하지 않는다. 극저온 기술과 제어 전자장치 같은 조력 기술에서는 그런 것이 작동하고 있을 수 있고, 알고리즘과 소프트웨어와 엔지니어링도 진보의 조력자다. 그러면서 가장 불편한 한 줄을 덧붙인다. 양자 컴퓨팅의 미래는 상당 부분 큐비트 충실도에 달려 있는데 그것은 특히 규모를 키울 때 상당히 느리게 진보하고 있다. 게다가 앞으로는 다른 지표들이 판에 들어와 지형을 바꿀 수 있다 — 계산된 결과의 품질, 그리고 양자 컴퓨팅의 에너지 수지 같은 것들이다 (arXiv:2303.15547, 프리프린트).
하나의 숫자가 한 산업의 진보를 대표하다가, 그 숫자가 감추던 항목들이 하나씩 밖으로 나온다.
평면 미세화의 둔화는 사실이다. 누설·신뢰성·변동성·접촉 저항이 함께 청구서를 내밀었고 (arXiv:2402.00886, arXiv:1604.04454, arXiv:1602.07545), 궁극적인 물리 한계가 있다는 인식도 (arXiv:1511.05956), 에너지 효율의 상한 계산도 (arXiv:2312.08595) 자리를 잡았다. 그러나 성능은 멈추지 않았다. 무대가 게이트가 채널을 감싸는 형상으로 (arXiv:2304.08175, arXiv:2308.08101), 강유전체와 변형과 2차원 채널로 (arXiv:2007.14448, arXiv:2405.09792, arXiv:2010.06867), 칩을 쪼개고 쌓는 쪽으로 (arXiv:2203.12268, arXiv:2510.04535) 옮겨갔기 때문이다.
그 옮겨감이 '나노미터'에 한 일은 이렇다. 이름표가 가리키던 자리에 이제는 값이 여럿 있다. 게이트 길이, 게이트 피치, 계면 상태, 벌크 같은 원자의 비율, 문턱하 기울기와 온전류가 따로 있다. 그 여럿을 한마디로 부르려니 이름이 필요했고, 그 이름이 '3나노'다. 그러니 "그건 그냥 마케팅"이라는 말은 절반만 맞다. 국제 로드맵은 그 세대에 실제로 정의를 갖고 있고 (arXiv:2007.14448), 연구자들은 그 정의를 채점표로 쓴다 (arXiv:2308.14045, arXiv:2010.06867). 이름표는 거짓말이 아니라 묶음의 이름이고, 다만 그 묶음 안에 무엇이 들었는지를 이름은 말해 주지 않는다.
무어가 본 것은 트랜지스터 수의 곡선이었다. 그 곡선을 밀던 힘이 '작아짐'에서 '형상'과 '통합'으로 바뀌었을 때, 정직한 대응은 곡선을 버리는 것도 지키는 것도 아니고 곡선을 다시 그리는 것이었다 — 정량 수정안 (arXiv:2205.15011), 다섯 항목을 묶은 종합 지표 (arXiv:1612.02898), 서로 다른 소자를 견주는 벤치마킹 (arXiv:1308.4748), 그리고 어떤 회로에서 재느냐가 답의 방향을 바꾼다는 결과 (arXiv:1711.04295).
다음에 새 칩의 'nm' 숫자를 보거든 두 가지를 함께 떠올려도 좋겠다. 그것이 자로 잰 길이가 아니라는 것. 그리고 그 자리에 무엇이 들었는지 말해 줄 눈금은 지금도 만들어지는 중이라는 것.
전부 arXiv 공개본이다. 공개는 동료심사 여부와 무관하며 긴 제목은 줄였다.