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무어의 법칙 그 이후 — '나노미터'는 어떻게 마케팅이 됐나

'3nm 칩'에서 실제로 3나노미터인 부품은 하나도 없다. 미세화의 벽과 우회로 이야기.

논쟁AI 생성반도체·나노 · 2026년 7월 31일

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무어의 법칙 그 이후 — '나노미터'는 어떻게 마케팅이 됐나

거의 60년 동안, 반도체 산업에는 하나의 약속이 있었다. 2년마다 칩 위의 트랜지스터 수가 두 배가 된다. 인텔 공동창업자 고든 무어가 1965년에 관찰한 이 경향성은 곧 '무어의 법칙'이라 불리며, 한 산업 전체의 나침반이 됐다. 그것은 자연법칙이 아니라 자기실현적 예언에 가까웠다 — 모두가 그 속도에 맞춰 투자하고 설계했기 때문에, 그 속도가 현실이 됐다 (arXiv:2205.15011).

그 약속을 떠받친 방법은 단순하고도 강력했다. 트랜지스터를 더 작게 만드는 것. 작아지면 같은 면적에 더 많이 넣을 수 있고, 더 빠르고, 더 적은 전력으로 켜고 끌 수 있었다. 우리는 그 작아짐을 '14nm', '7nm', '5nm', '3nm' 같은 숫자로 불러 왔다.

그런데 흥미로운 반전이 있다. 오늘날 칩에 붙는 그 '나노미터' 숫자는, 사실 칩 안 어떤 것의 실제 치수도 아니다. 이 글은 무어의 법칙이 부딪힌 물리적 벽, 그 벽을 우회하기 위해 산업이 어떻게 '평면 축소'를 포기하고 '구조'로 옮겨갔는지, 그리고 그 과정에서 '나노미터'라는 말이 어떻게 측정값에서 마케팅 용어로 변했는지를 따라간다. 미리 밝혀 둘 것이 하나 있다. 여기 인용하는 논문은 대부분 동료심사 전 프리프린트(arXiv)다. 빠르게 움직이는 공학 분야의 최신 흐름을 담기 위해서이고, 그래서 한 편의 결론을 확정된 사실로 읽으면 안 된다.

약속이 흔들리기 시작하다

오랫동안 작아짐은 공짜에 가까웠다. 트랜지스터를 같은 비율로 줄이면 성능·전력·면적이 모두 좋아지는 '데나드 스케일링'이 작동했기 때문이다. 그러나 치수가 나노미터 영역으로 들어서자, 물리학이 청구서를 내밀기 시작했다.

가장 먼저 등장한 것은 누설(leakage)이다. 트랜지스터는 전류를 흘리고 막는 스위치인데, 너무 작아지면 '꺼진' 상태에서도 전류가 새어 나간다. 게이트가 채널을 충분히 통제하지 못하는 이른바 단채널 효과(short-channel effect)다. 채널 길이를 줄일수록 드레인 전압이 장벽을 끌어내리는 DIBL(drain-induced barrier lowering)과 문턱전압 이하 기울기(subthreshold swing)의 악화가 나타난다 (arXiv:2506.14156). 평면 구조로는 더 이상 이 누설을 감당하기 어려웠다.

물질의 신뢰성에도 한계가 왔다. 게이트 절연막의 두께가 1nm 이하(등가산화막 두께, EOT)로 얇아지자, 시간 의존 절연파괴(TDDB)와 높은 누설전류가 신뢰성을 위협했다 — 한 연구는 0.8nm EOT보다 더 얇아지면 n형 FinFET의 신뢰성이 도전받는다고 보고했다 (arXiv:2402.00886). 또 작게 만들수록 소자마다 특성이 제멋대로 흩어지는 변동성(variability) 문제도 커졌다. 핀의 가장자리 거칠기(line edge roughness)만으로도 문턱전압이 들쭉날쭉해졌고 (arXiv:1604.04454), 채널 단면적이 약 50nm² 아래로 내려가면 접촉 저항과 그 변동성이 급격히 커졌다 (arXiv:1602.07545).

더 근본적인 물음도 제기됐다. 무어의 법칙에는 궁극적·물리적 한계가 있다는 점이 이론·실무 양면에서 정리됐고 (arXiv:1511.05956), CMOS 마이크로프로세서의 에너지 효율 역시 무한정 좋아질 수 없다는 분석이 나왔다. 트랜지스터 스위칭·배선 용량·누설 전력을 란다우어 원리에 근거해 계산하면, CMOS의 최대 에너지 효율은 현재보다 약 200배 높은 지점에서 멈춘다는 추정이다 (arXiv:2312.08595). 요컨대 "더 작게"가 영원히 통하지는 않는다는 인식이 산업 안에 자리잡았다. 많은 이들이 무어의 법칙이 둔화 또는 종말에 들어섰다는 데 동의하기 시작했다 (arXiv:2205.15011, arXiv:2206.03201).

반전: '나노미터'는 더 이상 치수가 아니다

여기서 이 이야기의 핵심 반전이 등장한다. 우리가 '7nm', '5nm', '3nm'이라 부르는 그 숫자는 — 직관과 달리 — 트랜지스터 안 어떤 물리적 치수도 아니다.

초창기에는 그 숫자가 실제로 무언가를 가리켰다. 게이트 길이 같은 핵심 치수가 노드 이름과 대략 일치했다. 그러나 평면 축소가 물리적 벽에 부딪히면서, 노드 이름과 실제 치수의 연결이 끊어졌다. 산업의 공식 로드맵(IRDS)에서조차 '3nm 노드'는 게이트 길이가 16nm인 세대로 정의된다 — '3'이라는 숫자와 실제 16nm 사이에는 직접적인 관계가 없다 (arXiv:2007.14448). 다시 말해 '나노미터'는 그 세대의 성능·집적도를 가리키는 이름표(브랜드)가 됐을 뿐, 자로 잴 수 있는 길이가 아니다.

이 변화는 우연이 아니다. 무어의 법칙 자체가 '자기실현적 예언'이었듯, 노드 명칭도 산업이 "우리는 여전히 전진하고 있다"는 신호를 보내는 장치가 됐다. 실제로 한 분석은, 무어의 법칙 같은 단순 지표가 반도체 발전을 정확히 설명하지 못한다고 지적하며 성능·지연·에너지·집적도·저항을 통합한 새로운 종합 지표(CLEAR)를 제안했다 — 무어의 법칙은 그 보편 지표의 한 특수 사례에 불과하다는 것이다 (arXiv:1612.02898). 즉 "트랜지스터 수가 두 배"라는 한 줄짜리 이야기로는, 실제로 벌어지는 일을 더 이상 담을 수 없게 됐다.

그렇다면 진짜 혁신은 어디로 갔을까. 답은 평면이 아니라 3차원이었다.

진짜 혁신은 평면에서 구조로 옮겨갔다

① 평면 → FinFET → GAA 나노시트

게이트가 채널을 한쪽 면에서만 누르는 평면 구조로는 누설을 막을 수 없게 되자, 산업은 게이트가 채널을 여러 면에서 감싸도록 구조를 바꿨다. 먼저 채널을 지느러미(fin)처럼 세워 3면을 감싼 FinFET이 sub-20nm 세대에서 평면 CMOS를 대체했다. 더 나아가, 게이트가 채널을 사방에서 완전히 둘러싸는 게이트올어라운드(GAA)가 등장했다. GAA는 3nm 노드 및 그 이후에서 우월한 단채널 억제 능력 덕분에 무대 위에 올랐고 (arXiv:2304.08175), FinFET의 후계자로 본격 양산에 진입했다 (arXiv:2603.21015).

GAA의 형태도 진화했다. 가느다란 나노와이어보다, 넓적한 나노시트(nanosheet) 채널이 산업에서 선호된다. 한 연구는 원자 수준 시뮬레이션으로 그 이유를 정량적으로 밝혔는데, 나노시트가 더 나은 게이트 제어와 구동 전류를 주기 때문이었다 (arXiv:2308.08101). GAA로 가면 게이트 길이를 더 줄일 수 있다 — sub-5nm 게이트 길이의 GAA InP 나노와이어 트랜지스터가 ITRS 고성능 요구를 충족할 수 있다는 시뮬레이션도 나왔다 (arXiv:2308.14045). 짧은 게이트 길이의 고품질 GAA 구조를 만드는 공정 (arXiv:1810.03359), GAA 양산을 위한 SiGe 식각 공정 제어 (arXiv:2201.04725), GAA 채널 내부의 변형·거칠기를 원자 단위로 들여다보는 계측 (arXiv:2507.07265)까지 — 혁신의 무대가 '얼마나 작게'에서 '어떤 구조로'로 옮겨간 셈이다.

게이트 길이를 더 밀어붙이려는 시도도 계속됐다. 강유전체의 음의 정전용량(negative capacitance)을 도입한 NC-FinFET은 '3nm 노드' 너머 '2.1nm', 거의 '1.5nm' 노드까지 확장될 수 있다고 TCAD로 분석됐다 (arXiv:2007.14448). 접촉 부분을 갈래로 나눈 forked-contact와 동적 도핑 나노시트로 게이트 피치를 sub-30nm까지 줄여 10nm의 스케일링 여유를 더 확보한 제안도 있다 (arXiv:2203.06364). 채널을 실리콘 대신 변형(strain)으로 강화하거나 — 변형 공학은 1990년대부터 모빌리티 부스터로 쓰여 왔다 — (arXiv:2405.09792), 2D 반도체·고이동도 물질로 바꾸려는 흐름도 이 연장선이다 (arXiv:2010.06867). 채널을 바일레이어 WSe2 같은 2D 물질로 바꾸고 그 안의 '밸리'를 공학적으로 조율해, 켜짐 전류와 스위칭 기울기를 따로 최적화하려는 GAA 설계 원리까지 제안됐다 (arXiv:2606.08955).

② 칩렛과 이종집적 — 하나의 큰 칩을 쪼개다

두 번째 우회로는 방향이 정반대다. 트랜지스터를 더 작게 만드는 대신, 큰 칩을 작은 조각(칩렛)으로 쪼개 한 패키지 안에 다시 붙이는 것이다. 이 칩렛 기반 집적은 흔히 무어의 법칙의 연장으로 불린다 (arXiv:2203.12268, arXiv:2406.00182).

왜 쪼갤까. 큰 칩 하나를 통째로(monolithic) 만들면 작은 결함 하나에도 칩 전체를 버려야 해 수율이 떨어진다. 반면 작은 칩렛으로 나누면 수율이 오르고, 잘 만든 조각을 재사용할 수 있으며, 서로 다른 공정 노드에서 만든 조각을 한데 섞는 이종집적(heterogeneous integration)이 가능해진다. 한 정량적 비용 모델은 이러한 수율 개선·칩렛/패키지 재사용·이종성에서 오는 비용 우위를 처음으로 수치로 입증했다 (arXiv:2203.12268). 칩렛은 트랜지스터 스케일링이 한계에 다다른 상황에서 설계 시간과 비용을 함께 줄이는 길로 주목받았고 (arXiv:2010.13155), AI·고성능 컴퓨팅 수요가 폭증하면서 거대 시스템을 키우는 사실상의 표준 경로가 됐다 (arXiv:2311.16417). 자동차 산업조차 "무어의 법칙의 더딘 죽음"을 배경으로 칩렛 시대로 이동 중이다 (arXiv:2406.00182).

물론 공짜는 아니다. 조각들을 잇는 칩 간 통신(inter-chiplet)이 새로운 비용과 지연을 만든다. 그래서 칩렛을 어떻게 배치하고(floorplan) 어떻게 연결할지가 성능을 좌우하는 핵심 문제가 됐다 (arXiv:2308.01672). 인터포저·실리콘 브리지 같은 첨단 패키징이 발전하면서 칩렛을 100mm² 이하로 더 잘게 쪼갤 길도 열리고 있다 (arXiv:2511.10760).

③ 모놀리식 3D와 More-than-Moore — 위로 쌓다

세 번째 우회로는 칩을 옆으로 잇는 대신 위로 쌓는 것이다. 집적회로 층을 수직으로 적층하는 3D 집적은, 무어의 법칙 스케일링이 둔화되면서 빠르게 산업에 채택되고 있다 (arXiv:2005.10866). 성능·전력·비용 이득은 응용·기술 선택에 따라 다르지만, 평면 축소가 멈춘 자리를 메우는 유력한 길이다.

가장 급진적인 비전은 CMOS 2.0이다. 기하학적 축소(더 작게)에서 벗어나, 후면 처리와 3D 웨이퍼 본딩을 활용해 특화된 활성 소자 층을 미세하게 3D로 적층하자는 제안이다 (arXiv:2510.04535). 같은 맥락에서, 후면 공정(BEOL) 호환 트랜지스터를 모놀리식으로 3차원에 쌓는 흐름도 떠오른다 — 채널-라스트(channel-last) 공정으로 비정질 산화물 반도체 GAA 나노시트를 만들어, 후처리 없이도 높은 구동 전류와 낮은 문턱 기울기(최소 63mV/dec)를 얻은 연구가 그 예다 (arXiv:2512.21330). 3D 적층을 위해서는 아래층을 손상시키지 않고 위층만 가열하는 정밀 공정(UV 레이저 어닐링)도 핵심 조력자로 꼽힌다 (arXiv:2209.05337).

이런 흐름을 통칭해 More-than-Moore라 부른다. 트랜지스터를 더 작게(More Moore)가 아니라, 기능을 더 영리하게 통합해 시스템 차원의 성능을 끌어올리는 방향이다. 과거에도 '벽'에 부딪혔을 때 산업은 때로는 기술을 개선하며 진화했고, 때로는 아예 다른 기술로 갈아탔다 — 새 기술이 성공하려면 최소 한 자릿수의 성능 향상, 그리고 비용·공간·전력·확장성을 함께 만족해야 한다는 역사적 교훈이다 (arXiv:2206.03201).

Beyond-CMOS — CMOS 너머의 후보들

평면 축소가 멈추면 결국 실리콘 CMOS 자체를 대체할 무언가가 필요해질 수 있다. 그래서 beyond-CMOS 소자 연구가 오랫동안 병행돼 왔다. 다만 후보가 너무 많아, 이들을 공정한 잣대로 비교하는 벤치마킹 방법론이 먼저 자리잡았다 — 회로 면적·스위칭 시간·에너지를 일관되게 추정하는 통일된 방법론 (arXiv:1302.0244), 스위칭 에너지·시간 대신 저항과 전하로 에너지-지연 곱을 계산하는 접근 (arXiv:1308.4748), 그리고 전하·스핀 기반 소자들을 폭넓게 비교한 연구다. 후자는 불리언 논리에선 CMOS를 넘기 어렵지만, 비(非)불리언(신경망형) 응용에선 스핀트로닉 소자가 CMOS를 능가할 잠재력이 있다고 봤다 (arXiv:1711.04295).

구체적 후보들도 있다. 강유전체 게이트와 2D 채널을 결합한 FE-FET은 저전력 메모리·인메모리 컴퓨팅의 길을 제시했고 (arXiv:2010.12062), 새로운 2·3단자 소자를 CMOS 회로와 짝지어 시험하는 신경모방 플랫폼도 등장했다 (arXiv:2410.15854). 또 다른 흐름은 채널을 1차원·2차원 물질로 바꾸는 것인데, 여기엔 미묘한 함정이 있다. 저차원 도체에서는 무질서가 유도하는 전자 국재화 때문에 옴의 법칙 자체가 깨지고 선형적인 측면 스케일링이 성립하지 않는다는 보고가 나왔다 (arXiv:2601.01283). CMOS를 넘어서는 길에는 익숙한 물리학마저 다시 써야 하는 구간이 있는 셈이다.

흥미롭게도 무어의 법칙은 반도체 밖으로도 은유처럼 번졌다. 양자 컴퓨팅에도 무어의 법칙 같은 것이 있느냐는 물음에, 한 분석은 "큐비트는 제조 기술만으로 마법처럼 좋아지지 않는다"며 단순 번역이 어렵다고 정리했다 (arXiv:2303.15547).

그래서, 지금 우리는 어디에 있나

정직하게 정리하면 이렇다. 평면 미세화의 둔화는 사실이다. "더 작게"만으로 성능이 거저 좋아지던 시대는 끝나 가고 있다 — 누설, 전력 밀도, 신뢰성, 변동성, 그리고 궁극적 물리 한계가 함께 청구서를 내밀었다 (arXiv:1511.05956, arXiv:2312.08595).

그러나 시스템 차원의 성능은 멈추지 않았다. 혁신의 무대가 평면 축소에서 구조로 옮겨갔기 때문이다. 게이트가 채널을 감싸는 FinFET·GAA 나노시트로 누설을 다스리고 (arXiv:2308.08101, arXiv:2603.21015), 큰 칩을 칩렛으로 쪼개 수율·재사용·이종성을 얻고 (arXiv:2203.12268), 소자를 위로 쌓는 3D·CMOS 2.0로 새 차원을 연다 (arXiv:2510.04535). '나노미터'라는 숫자가 실제 치수에서 멀어진 것은, 역설적으로 혁신이 길이 하나로 환원되지 않는 곳으로 이동했다는 증거다.

물론 이 우회로들도 공짜가 아니다. 칩렛은 칩 간 통신 비용과 발열·배치 복잡도를 낳고 (arXiv:2308.01672), 3D 적층은 열을 빼내기가 더 어렵고 공정이 까다로우며 (arXiv:2005.10866), 설계 자체가 미세구조·회로·제조의 칸막이를 허물어야 하는 거대한 협업이 됐다 (arXiv:2510.04535). beyond-CMOS 후보들은 아직 한 자릿수 성능 향상이라는 문턱을 넘어 양산으로 가야 한다 (arXiv:2206.03201).

무어가 본 것은 트랜지스터 수의 곡선이었다. 그 곡선의 동력은 한때 '작아짐'이었지만, 지금은 '구조'와 '통합'으로 바뀌었다. 그래서 "무어의 법칙은 죽었다"는 말도, "무어의 법칙은 영원하다"는 말도 절반씩만 맞다 — 평면 미세화는 저물고 있지만, 그 약속이 가리키던 '더 많은 연산을 더 싸게'라는 방향은, 이름표 뒤에서 여전히 전진하고 있다 (arXiv:2205.15011). 다음에 새 칩의 'nm' 숫자를 보거든, 그것이 자로 잰 길이가 아니라 한 세대를 부르는 이름이라는 사실을 기억해도 좋겠다.

이 글은 공학 정보 제공을 위한 것이며, 인용한 근거의 대부분은 동료심사 전 프리프린트(arXiv)입니다. 추후 후속 연구로 세부 내용이 갱신될 수 있습니다.

근거 논문 (arXiv)

무어의 법칙 · 한계 · 포스트무어

  • 무어의 법칙은 죽었다, 무어의 법칙 만세!(정량적 수정 제안) (arXiv:2205.15011)
  • 기술과 컴퓨팅 패러다임: 무어의 법칙 너머? (arXiv:2206.03201)
  • 무어의 법칙에 대한 근본적 한계 (arXiv:1511.05956)
  • CLEAR로 본 무어의 법칙(종합 지표 제안) (arXiv:1612.02898)
  • CMOS 마이크로프로세서 에너지 효율의 한계(란다우어) (arXiv:2312.08595)

미세화의 물리적 벽 (누설·신뢰성·변동성)

노드 이름 ≠ 치수 (반전)

FinFET → GAA 나노시트 (구조 혁신)

칩렛 · 이종집적 (2.5D/3D)

3D 집적 · CMOS 2.0 · More-than-Moore

Beyond-CMOS

무어의 법칙의 은유적 확장

이 글은 AI가 연구 논문을 바탕으로 작성한 교육·정보 제공용 콘텐츠이며, 전문가의 조언을 대체하지 않습니다.