무어의 법칙 그 이후 — '나노미터'는 무엇을 뜻하게 됐나

따옴표 안의 「3나노 노드」

2020년의 한 소자 시뮬레이션 논문은 기준으로 삼은 세대를 "3nm 노드"라고 적으면서 따옴표를 칩니다. 같은 문장이 곧바로 그 세대의 정체를 밝힙니다. 국제 로드맵(IRDS)에 따르면 게이트 길이가 16나노미터이고, 마지막 핀펫 세대라는 것입니다 (arXiv:2007.14448, 프리프린트, TCAD 시뮬레이션).

이름은 3인데 로드맵이 그 세대에 적어 둔 게이트 길이는 16이라는 어긋남은, 첫걸음 「「3나노」는 무엇의 길이인가 — 34평형 집을 줄자로 재면」이 이미 따라갔습니다. 거기서 정리한 대로 노드는 반도체 공정의 한 세대에 붙이는 이름이고, 게이트 길이(gate length)는 트랜지스터에서 전류를 켜고 끄는 문지기가 채널을 눌러 쥐고 있는 구간의 길이입니다. 16이라는 값도 누가 3나노 칩의 게이트를 자로 재서 얻은 것이 아니라, 로드맵이 그 세대에 적어 둔 규격값입니다.

같은 문장의 「마지막 핀펫 세대」는 트랜지스터의 모양을 가리킵니다. 첫걸음 「트랜지스터는 스위치다 — 전기로 여닫는 아주 작은 수도꼭지」가 정리한 대로, 핀펫은 채널을 지느러미처럼 세워 게이트가 세 면을 감싸게 한 구조이고, 게이트올어라운드는 게이트가 채널을 사방에서 완전히 둘러싸는 구조입니다.

첫걸음은 「세대를 비교하려면 이름 대신 간격과 밀도를 물어야 합니다」라는 데서 멈췄습니다. 이 글은 그다음을 봅니다. 「3나노」라는 이름과 16나노미터라는 규격이 왜 이렇게 멀어졌는지, 길이 하나로 세대를 셀 수 없게 된 뒤 산업과 연구자들이 세대를 무엇으로 세려 했는지, 그리고 잣대를 바꾸면 무엇이 달라지는지입니다.

여기 인용하는 논문은 대부분 동료심사 전 프리프린트(arXiv)이고, 상당수는 실제 칩을 만들어 잰 값이 아니라 컴퓨터 안에서 계산한 값입니다. 그래서 한 편의 결론이 확정된 사실로 읽히지 않도록, 하중이 큰 자리마다 그 사실을 적어 두었습니다.

고쳐 쓰자는 제안이 나온 법칙

무어의 법칙은 칩 하나에 넣는 트랜지스터 수가 일정한 기간마다 두 배로 늘어난다는 관찰입니다(「「3나노」는 무엇의 길이인가」). 한 프리프린트는 반도체 산업이 이 관찰을 앞날을 내다보는 예측 지표로 써 왔고, 그렇게 쓰이는 동안 무어의 법칙이 자기실현적 예언이 됐다고 평가합니다 (arXiv:2205.15011, 프리프린트).

자기실현적 예언(self-fulfilling prophecy)은 예언이 나와 있다는 사실이 사람들을 움직여, 결국 그 예언이 맞아 들어가는 일입니다. 무어가 본 「1~2년마다 두 배」라는 속도(첫걸음이 적은 값)가 먼저 있었고, 산업이 그 속도를 예측 지표로 삼아 맞춰 가는 동안 그 속도가 현실이 됐다는 것이 이 논문의 평가입니다.

논문의 제목은 「무어의 법칙은 죽었다, 무어의 법칙 만세!」입니다. 저자는 원래의 무어의 법칙이 흔들리기 시작했다는 데 동의하는 사람이 늘고 있다고 적으면서도, 법칙을 버리지 않고 정량적 수정안을 내놓습니다. 무어의 법칙에서 갈라져 나온 다른 법칙들까지 포괄해, 칩의 성능과 에너지 소비가 앞으로 어떻게 갈지를 더 정확히 예측하려는 시도입니다 (arXiv:2205.15011, 프리프린트).

수정안이 나왔다는 사실이 무어의 법칙의 성격을 드러냅니다. 자연법칙은 사람들이 믿든 말든 그대로 작동합니다. 이 논문의 평가대로라면 무어의 법칙은 산업이 맞춰 가면서 맞아 들어간 예언이었고, 원래의 법칙이 흔들린다는 데 동의하는 사람이 늘자 고쳐 쓰자는 제안이 나왔습니다. 그렇게 보면 무어의 법칙은 자연의 성질이라기보다 산업이 스스로에게 부과한 일정표에 가까웠습니다.

일정표가 벽을 만났을 때 이 산업이 걸어온 길은 두 갈래였습니다. 1960년대 이후 디지털 전자공학의 역사를 다시 훑은 한 글의 정리입니다. 제약과 벽이 기술적 기법을 개선하는 진화를 부른 경우가 있었고, 아예 기술이 바뀌는 단절을 부른 경우가 있었습니다. 같은 글은 새 기술이 지배 기술을 밀어내려면 넘어야 할 문턱도 적어 둡니다. 성능이 최소 한 자릿수, 곧 열 배 이상 좋아져야 하고, 비용·공간·전력·확장성도 맞아야 합니다 (arXiv:2206.03201). 진화냐 단절이냐, 이 두 갈래가 이 글의 나머지를 읽는 지도입니다.

청구서 항목이 길이가 아니었다

2025년의 한 연구는 트랜지스터의 채널은 그대로 두고, 채널 양 끝에 붙은 전극인 소스와 드레인의 끝 모양만 바꿨습니다. 끝이 뾰족한 돌기를 줄지어 세운 것입니다. 그러자 채널 길이 20~25나노미터인 소자가, 재래식 전극을 쓴 70~80나노미터 채널 소자와 견줄 만한 DIBL과 다른 핵심 지표들을 보였습니다 (arXiv:2506.14156, 박막 트랜지스터 실측).

DIBL(드레인 유도 장벽 저하)은 드레인 쪽 전압이 전자를 막던 장벽을 끌어내리는 정도로, 클수록 게이트가 트랜지스터를 확실히 끄지 못합니다. 이 소자는 게이트가 하나뿐인 단일 게이트 구조였고, 채널은 실리콘이 아니라 산화물 반도체(IGZO)였습니다. 저자들이 이 설계가 특히 도움이 되리라 본 자리는 배선 공정(BEOL)에 쓰일 반도체 기술들입니다. 배선 공정(back end of line, BEOL)은 트랜지스터를 다 만든 뒤 그 위에 금속 배선 층을 쌓는 단계입니다.

채널 길이는 그대로인데 DIBL 같은 단채널 효과 지표는 70~80나노미터급 소자처럼 나왔습니다. 길이는 성능의 이름표가 아니었습니다.

이런 일이 가능한 까닭은 작아짐의 청구서에 있습니다. 트랜지스터를 일정한 비율로 작게 줄여 가는 일을 스케일링(미세화)이라 부릅니다. 오랫동안 스케일링은 공짜에 가까웠습니다. 같은 비율로 줄이면 트랜지스터는 많아지고 빨라지면서, 전력 부담은 그만큼 늘지 않았습니다. 첫걸음 「「3나노」는 무엇의 길이인가」가 데너드 스케일링이라는 이름으로 정리한 시절입니다. 그런데 치수가 나노미터 영역으로 들어서자 물리학이 청구서를 내밀었고, 그 항목 가운데 어느 것도 길이 하나로 환산되지 않습니다.

첫 항목은 누설입니다. 트랜지스터가 「꺼진」 상태에서도 새어 나가는 전류인 누설전류(「트랜지스터는 스위치다」)가, 작아질수록 커집니다. 단채널 효과(short-channel effect)는 채널이 짧아져 게이트가 채널을 충분히 통제하지 못하게 되는 현상입니다. 채널이 짧아질수록 앞의 DIBL이 커지고, 트랜지스터를 끄는 효율을 나타내는 지표인 문턱하 기울기도 나빠집니다(「왜 클럭은 4GHz에서 멈췄나 — 다크 실리콘과 전력의 벽」). 앞의 돌기 전극은 전극 끝 근처에서 게이트의 통제력을 되살렸습니다. 이중 게이트나 게이트올어라운드처럼 공정을 복잡하게 만드는 구조 없이 해낸 것입니다.

둘째 항목은 신뢰성입니다. 게이트 아래 절연막이 얇아지면 시간이 지나며 절연이 무너집니다. 그 절연막의 두께를 같은 효과를 내는 실리콘 산화막 두께로 환산한 값을 등가산화막 두께라 하는데, 이 값이 0.8나노미터인 핀펫을 조사한 결과는 두 갈래였습니다. 면적이 10⁻⁸ 제곱센티미터 근처인 소자에서는 수명이 평면 소자의 결과와 일치했습니다. 핀펫 구조 자체가 새 고장 메커니즘을 들이지는 않는 것으로 보인다는 뜻입니다.

그러나 면적이 더 작은 소자에서는, 절연막에 약한 누설 통로가 생기는 연성 절연파괴에 대해 10년 수명 규격을 맞추지 못했습니다. 또 등가산화막 두께가 0.8나노미터보다 얇아지면 높은 누설전류 때문에 신뢰성이 도전받는다고 저자들은 정리했습니다 (arXiv:2402.00886).

셋째 항목은 변동성입니다. 작게 만들수록 소자마다 특성이 흩어집니다. 핀펫에서 특히 문제가 된 것은 지느러미 가장자리가 미세하게 물결치는 현상입니다. 그것만으로도 트랜지스터가 켜지기 시작하는 전압인 문턱전압이 소자마다 들쭉날쭉해집니다.

이에 대응해 제안된 것이 핀을 에피택시로 정의하는 구조입니다. 에피택시는 결정을 한 층씩 키워 올려 모양을 만드는 방법입니다. 통계 시뮬레이션에서 이 구조는 가장자리 거칠기에서 오는 문턱전압 변동성을 90%, 전체 변동성을 59% 줄였습니다. 그런데 같은 초록의 다음 문장이 대가를 적습니다. 이 구조에서는 게이트의 통제나 변동성 때문에 핀 폭을 좁게 묶어 둘 필요가 없어 핀이 더 넓어지고, 그래서 회로가 덜 촘촘해질 수 있습니다.

저자들은 이 문제에 곧바로 답합니다. 넓은 핀은 더 높은 핀을 가능하게 하고, 높은 핀에 소자 분리 단을 여러 층 새기면 하나의 핀 안에서 폭이 서로 다른 트랜지스터를 만들 수 있습니다. 그래서 개별 소자의 발자국이 핀펫의 약 2배인데도, 인버터나 NAND 게이트 같은 기본 회로에서 폭 대 길이의 비가 2 이상이면 같거나 더 높은 회로 밀도가 나올 수 있다고 저자들은 적습니다 (arXiv:1604.04454, 시뮬레이션). 소자 하나의 면적이 2배여도 회로 밀도는 같거나 높을 수 있습니다.

넷째 항목은 접촉입니다. 접촉저항은 금속 전극에서 반도체 채널로 전류가 넘어 들어갈 때 그 경계에서만 따로 생기는 저항입니다(「2D 반도체 — 그래핀의 배신과 '실리콘 이후'의 진짜 후보」). 폭과 높이가 4~24나노미터인 삼중게이트·핀펫 소자를 계산해 보면, 게이트 길이가 30나노미터 아래인 소자에서 접촉 저항이 총저항의 상당 부분을 차지합니다.

주요 원인은 스페이서 아래에 있었습니다. 스페이서는 소스·드레인과 게이트 사이를 떼어 놓는 절연 칸막이입니다. 그 아래에서 게이트가 채널 속 전하를 쥐는 힘, 곧 정전 제어가 부실한 것이 접촉 저항에 큰 몫을 했습니다. 채널 단면적이 대략 50제곱나노미터 아래로 내려가면 접촉 저항과 그 변동성이 급격히 커졌습니다 (arXiv:1602.07545, 계산).

네 항목은 전극의 모양, 절연막의 두께와 면적, 핀의 가장자리, 스페이서 아래의 정전 제어에 달려 있습니다. 어느 것도 노드 이름 하나로 환산되지 않습니다.

세대를 무엇으로 세나

무어의 법칙은 트랜지스터 수를 셌습니다. 그 하나로 부족해지자 세 방향의 답이 나왔습니다. 물리 한계가 어디인지 묻는 쪽, 에너지 효율의 상한을 계산하는 쪽, 지표 자체를 새로 짜는 쪽입니다.

한계의 위치부터 보면, 스케일링의 궁극적인 물리 한계를 이론과 실무 양면에서 정리한 발표가 2015년에 있었습니다 (arXiv:1511.05956). 다만 공개된 초록이 한 문장뿐이라, 어떤 값을 어떻게 얻었는지는 알 수 없습니다.

값을 붙인 쪽은 에너지입니다. CMOS는 오늘날 거의 모든 칩이 쓰는 회로 방식으로, 성질이 반대인 두 종류의 트랜지스터를 짝지어 씁니다. CMOS 마이크로프로세서의 최대 에너지 효율을 추정한 연구는 에너지가 새는 자리를 셋으로 나눕니다. 트랜지스터 스위칭, 배선 용량, 누설 전력입니다.

각 항목의 연산당 에너지는 세 가지를 결합해 끌어냈습니다. 정보를 지우는 데 드는 최소 에너지에 관한 란다우어 원리에서 바로 출발하는 제일원리 계산, 관련 값들의 기존 추정치, 하드웨어 실측입니다. 결과는 기하평균 추정으로 4.7×10¹⁵ FP4/J입니다. 줄(J)당 4비트 부동소수점 연산을 몇 번 할 수 있는지로 잰 값이고, 그 연구 시점의 마이크로프로세서보다 대략 200배 효율적인 지점입니다 (arXiv:2312.08595, 프리프린트). 여러 추정을 기하평균으로 묶은 값이라, 도달할 날짜가 적힌 목표가 아니라 더 갈 수 없는 자리를 대략 어디쯤으로 볼 것인가에 대한 한 팀의 계산입니다.

지표 자체를 갈아 끼우자는 제안도 있습니다. 출발점은 진단입니다. 무어의 법칙을 비롯한 기존 성능 지표들이 반도체 산업의 기술 발전을 정확히 설명하지 못한다는 것입니다. 저자들이 제안한 CLEAR는 능력·지연·에너지·양·저항의 영어 머리글자이고, 소자와 배선과 시스템이라는 세 층위에 모두 적용됩니다 (arXiv:1612.02898, 프리프린트).

저자들에 따르면 이 지표는 1940년대부터 논문이 쓰인 시점까지의 기술 발전을 사후적으로 정확히 설명해 내고, 무어의 법칙과 마키모토의 파동 같은 경험적 추세는 이 보편 지표의 특수한 사례가 됩니다. 앞날에 대해서는 예측을 내놓습니다. 전자 기술은 CLEAR 값의 배증 속도를 따라가지 못하고, 보드·칩 수준의 포토닉스, 곧 빛으로 신호를 나르는 기술이 CLEAR 값의 12개월마다 배증을 이어 갈 수 있다는 것이 저자들의 전망입니다.

앞 절의 수정안과 이 절의 종합 지표는 같은 자리를 겨눕니다. 한 줄짜리 눈금 하나로는 이 산업을 더 설명할 수 없습니다.

산업에도 눈금이 있습니다. 로드맵입니다. 로드맵은 업계와 연구자들이 세대마다 맞출 목표 수치를 내다보고 적어 둔 계획표이고(「「3나노」는 무엇의 길이인가」), 목표 수치가 적혀 있으면 연구자들은 그 수치로 자기 소자를 채점합니다. 이 글을 연 논문은 자기 소자가 IRDS의 온전류·꺼짐전류 목표를 충족한다고 적습니다 (arXiv:2007.14448). 온전류(on-current)는 트랜지스터를 켰을 때 흐르는 전류이고, 꺼짐전류는 껐을 때 새는 전류입니다.

인화인듐 나노와이어를 계산한 연구는 IRDS의 전신인 ITRS의 고성능 요구를 충족한다고 적고 (arXiv:2308.14045), 2차원 채널을 계산한 연구는 로드맵 목표를 맞추려면 무엇이 필요한지에서 논의를 시작합니다 (arXiv:2010.06867). 셋 다 시뮬레이션이고, 셋 다 로드맵이 적어 둔 표를 채점표로 씁니다. 앞에서 본 자기실현적 예언이 실무에서 어떤 모양일 수 있는지가 여기서 보입니다. 표가 먼저 적혀 있고, 연구자들이 그 표로 자기 소자를 채점합니다.

잴 수 없으면 숫자도 없다

얇은 판 모양의 채널인 나노시트를 만들려면, 나중에 걷어 낼 자리를 잡아 둔 희생층인 실리콘게르마늄 층을 옆에서 파 들어가야 합니다. 얼마나 파였는지 알아야 공정을 통제할 수 있는데, 그러려면 웨이퍼, 곧 칩을 만드는 얇고 둥근 실리콘 판(「노광 — 빛의 붓으로 회로를 그리는 법」)을 쪼개서 단면을 봐야 하고, 쪼갠 웨이퍼는 버려야 합니다.

이 깊이를 쪼개지 않고 생산 라인 안에서 재는 방법이 시험됐습니다. 희생층 세 장을 넣은 소자에 식각 조건을 바꿔 가며 깊이를 흩어 놓고, 두 가지 측정을 기계학습과 함께 돌렸습니다. 빛을 비춰 되돌아오는 스펙트럼으로 모양을 읽는 산란계측(분광 간섭을 붙인 것)과 X선 형광입니다.

결과는 두 단계로 나뉩니다. 평균 깊이를 숫자 하나로 뽑는 일은 두 방법 모두 해냅니다. 그러나 시트 한 장 한 장의 깊이를 기계학습으로 따로 보려면, 모델을 훈련시킬 단면 투과전자현미경 참조 데이터가 필요합니다. 같은 초록의 마지막 문장은 한 겹을 더합니다. 분광 간섭 산란계측 스펙트럼에 전통적 광학 모델과 고급 알고리즘을 결합하면, 시트별 참조 데이터에 아주 잘 맞는 결과를 얻을 수 있었습니다 (arXiv:2201.04725).

적어도 이 갈래에서는, 「몇 나노미터」라는 값 뒤에 먼저 무언가를 쪼개 본 사람이 있습니다. 구조가 3차원으로 접히면서, 치수를 재는 일 자체가 연구 주제가 됐습니다.

X선 방법은 집적회로의 3차원 영상을 주지만 원자 수준을 볼 해상도가 없고, 전자현미경은 원자 수준으로 보지만 깊이 정보가 제한됩니다. 그 사이를 메우는 기법이 다중슬라이스 전자 타이코그래피입니다. 계산으로 영상을 복원하는 전자현미경 기법으로, 원자보다 작은 가로 해상도와 나노미터 수준의 깊이 해상도를 함께 냅니다. 이 기법을 게이트올어라운드 시제품 소자에 적용하자, 채널을 감싼 3차원 게이트 산화막의 계면, 곧 두 물질이 맞닿은 경계면에서 일그러짐과 결함이 드러났습니다.

거기서 나온 수치가 이 글의 제목과 정면으로 만납니다. 실리콘은 계면에서 멀어질수록 서서히 이완됐고, 그 결과 두께 5나노미터라고 부르는 그 채널 안에서, 덩어리 실리콘(벌크)과 같은 구조를 유지하는 원자는 60%뿐이었습니다. 게다가 위아래 계면의 거칠기 프로파일이 서로 달랐습니다. 두 면이 서로 다른 공정을 거쳤기 때문입니다.

계면 거칠기는 전하를 나르는 입자가 채널 안에서 얼마나 쉽게 움직이는지, 곧 이동도(「2D 반도체」)를 강하게 좌우합니다. 그런데 이렇게 작은 3차원 구조에서 그것을 정량화하는 일은 그전까지 불가능했다고 저자들은 적습니다 (arXiv:2507.07265).

「5나노미터 채널」이라는 이름 하나가 안에서는 이렇게 갈라집니다.

같은 치수, 다른 형상

평면 구조로는 누설을 감당할 수 없게 되자, 산업은 게이트가 채널을 몇 면에서 감싸는가를 바꿨습니다. 세 면을 감싸는 핀펫에서 사방을 완전히 둘러싸는 게이트올어라운드로 간 것입니다. 게이트올어라운드는 3나노 노드 이후로 단채널 효과를 잘 억제하는 능력 덕분에 무대에 올랐고 (arXiv:2304.08175), 2026년의 한 논문은 이 구조가 핀펫의 후계자로 대량 양산에 들어서고 있다고 적습니다 (arXiv:2603.21015).

형상의 몫을 가장 선명하게 보여 주는 계산이 있습니다. TCAD는 소자를 컴퓨터 안에 지어 놓고 전류를 계산하는 설계 시뮬레이션입니다. 이 TCAD로 소자 파라미터를 똑같이 맞춰 놓고 세 형상을 비교했습니다. 속이 찬 가는 선 모양의 나노와이어 게이트올어라운드, 속이 빈 관 모양의 나노튜브 게이트올어라운드, 그리고 나노튜브를 이중 게이트로 만든 것입니다.

이중 게이트 나노튜브는 온전류를 나노튜브보다 62%, 나노와이어보다 57% 끌어올렸고, 꺼짐전류·문턱하 기울기·온오프 비(켰을 때와 껐을 때 전류의 비)도 모두 나아졌습니다. 나노튜브와 나노와이어끼리 견주면 차이가 더 뚜렷합니다. 온전류는 비슷했는데, 나노튜브의 꺼짐전류는 한 자릿수 작았고 문턱하 기울기는 거의 절반이었습니다 (arXiv:2304.08175, TCAD 시뮬레이션). 치수와 파라미터를 같게 두어도, 형상만으로 성능이 갈렸습니다.

형상이 왜 값을 가르는지는 원자 단위에서 보입니다. 소자가 3나노 이하로 내려가면서 원자 수준의 구조와 양자 효과가 성능을 좌우하게 됐지만, 원자 모형과 제일원리 양자 계산을 엮은 다중 스케일 시뮬레이션 틀은 없었습니다. 한 연구가 반도체와 비정질 게이트 산화물 사이에 사방을 감싼 계면을 원자 단위로 세우고, 원자 2,796개까지 들어간 계면 모형에 대규모 제일원리 계산을 돌려 상용 TCAD에 연결했습니다.

계면 상태(interface state)는 두 물질의 경계에 생겨 전하를 붙잡는 전자 상태입니다. 그 틀로 그전까지 주목받지 못한 계면 상태의 두 가지 기원이 드러났고, 계면 상태가 채널의 크기·방향·형상에 따라 달라진다는 점이 확인됐습니다. 저자들은 이 분석이 왜 산업이 나노시트 채널을 선호하는지를 설명한다고 결론짓습니다 (arXiv:2308.08101, 제일원리 계산). 계면 상태로 나노시트 선호를 설명할 수 있다는 것이 저자들의 해석이고, 산업이 실제로 그 이유로 골랐는지를 확인한 연구는 아닙니다.

게이트올어라운드도 완결은 아닙니다. 이 구조에서는 게이트 전압이 음일 때, 드레인 전류가 열이온 거동, 곧 전자가 열에너지로 장벽을 넘는 보통의 동작에서 크게 벗어나는 누설이 관측됐습니다. 제일원리 시뮬레이션으로 기원을 추적하면, 이 누설은 게이트에서 드레인으로 새는 터널링입니다. 터널링은 전자가 장벽을 넘지 않고 뚫고 지나가는 양자 현상인데, 여기서는 두 극 사이의 절연 장벽이 드레인 쪽 전압에 낮아지면서 크게 증폭됩니다 (arXiv:2603.21015, 제일원리 시뮬레이션).

저자들은 이 누설의 정체를 아는 것이 게이트올어라운드의 스케일링 한계를 정하고 꺼짐전류를 줄일 소자·재료 최적화를 이끄는 데 필수적이라고 적습니다. 초록이 함께 적은 최근 실험 측정에서는, 방사선이 만든 결함의 영향이 음의 게이트 전압 영역에서 커졌고 양의 전압에서는 대체로 무시할 만했습니다. 한계의 위치도 구조와 함께 옮겨 다닙니다.

게이트 길이를 더 줄이는 길들

게이트 길이를 줄이려는 시도도 이어졌고, 그 시도들이 도달한 자리에서 이름과 치수는 더 멀어집니다.

이 글을 연 논문으로 돌아갑니다. 이 논문은 강유전체의 음의 정전용량을 핀펫에 도입한 구조를 TCAD로 조사했습니다. 강유전체(ferroelectric)는 전압을 걸지 않아도 전기적 극성을 띠고 그 방향을 바꿀 수 있는 물질이고, 음의 정전용량은 그 성질로 게이트 전압의 효과를 키우는 현상입니다.

결론은 이 구조가 업계의 "3nm 노드" 다음 두 세대인 "2.1nm 노드", 거의 "1.5nm 노드"까지 확장될 수 있다는 것입니다. 노드 이름은 초록에서도 전부 따옴표 안에 있습니다. 중간 세대들에 대해서는 IRDS의 온전류·꺼짐전류 목표를 목표치보다 낮은 동작 전압에서 충족할 수 있다고 적습니다. 저자들은 강유전체 층과 유전체 층의 정전용량을 서로 맞추는 용량 정합을 개선하면 더 스케일링할 수 있을지도 모른다고 덧붙입니다 (arXiv:2007.14448, TCAD 시뮬레이션). 저자들이 다음 걸음으로 꼽은 것도 게이트 길이를 더 줄이는 일이 아니라 두 층의 정전용량을 맞추는 일입니다.

「1.5나노 노드」라는 이름은 1.5나노미터짜리 무언가를 가리키지 않습니다. 어떤 구조로 어떤 목표치를 맞췄느냐로 갈리는 한 세대의 이름입니다.

재래 채널의 끝도 원자 단위 계산으로 물어졌습니다. 로드맵 목표를 맞추려면 좋은 정전 제어와 높은 이동도가 함께 필요한데, 재래 반도체로 만든 트랜지스터에서는 게이트 길이 10나노미터 아래에서 이 둘이 대체로 서로 상충합니다. 그래서 실리콘·게르마늄·III-V 화합물 같은 재래 채널의 스케일링은 게이트 길이 12나노미터 부근에서 끝날 것으로 예상됩니다. 덜 탐구된 HfS₂나 ZrS₂ 같은 2차원 채널로 바꾸면 약 6나노미터까지 높은 전류를 낼 수 있습니다.

저자들이 제안한 새 트랜지스터 구조인 동적 도핑 트랜지스터를 고이동도 물질과 결합하면, 단일 게이트 구조로 게이트 길이 1나노미터까지 내려가면서도 고성능 CMOS의 온전류를 유지할 수 있다는 것이 결론입니다. 이 구조는 극미세 소자에서 도핑을 어떻게 할 것인가라는 별개의 난제도 함께 겨눕니다 (arXiv:2010.06867, 원자 단위 시뮬레이션).

여기서 노드와 다른 눈금이 하나 등장합니다. 첫걸음 「「3나노」는 무엇의 길이인가」가 이름 대신 쓸 자로 꼽은 게이트 피치, 곧 한 트랜지스터의 게이트에서 옆 트랜지스터의 게이트까지 사이에 놓인 접촉까지 포함한 간격입니다. 접촉을 갈래로 나눈 포크형 접촉과 동적 도핑 나노시트를 결합한 제안은, 30나노미터 아래의 게이트 피치까지 뛰어난 소자 특성과 인버터의 에너지·지연 특성이 유지됨을 보였습니다. 나노시트 기준 소자보다 10나노미터 더 줄일 여유입니다 (arXiv:2203.06364, 원자 단위 시뮬레이션).

채널 물질을 바꾸는 길도 있습니다. 제일원리 양자수송 계산에서 게이트 길이 4나노미터의 게이트올어라운드 인화인듐 나노와이어는 ITRS의 고성능 요구를 온전류·지연시간·전력소산에서 충족할 수 있었습니다. 게이트 길이 3나노미터 소자에 결정을 잡아당겨 늘여 두는 인장 변형을 주면, 온전류가 60% 넘게 올랐습니다 (arXiv:2308.14045, 제일원리 시뮬레이션).

변형은 실리콘에서 이미 검증된 지렛대입니다. 1990년대에 이동도를 끌어올리는 수단으로 도입돼 2000년대 초에 상용화됐습니다. 그것을 2차원 반도체로 옮긴 연구는 질화규소 덮개층으로 단층 MoS₂ 트랜지스터에 변형을 주었습니다. 섭씨 350도의 낮은 공정 온도로, 기존 CMOS 공정과 함께 쓸 수 있는 방식입니다. 온전류의 중앙값은 기판 쪽에만 게이트가 있는 소자에서 최대 60%, 이중 게이트 소자에서 최대 45% 올랐습니다.

가장 큰 개선은 채널과 접촉을 모두 200나노미터 수준까지 줄였을 때 나타나, 포화 전류가 488 µA/µm에 이르렀습니다. 그만큼 짧은 접촉 피치에서 그때까지 보고된 어떤 값보다 높습니다. 이득의 대부분은 채널이 아니라, 인장 변형이 접촉의 쇼트키 장벽, 곧 금속과 반도체 경계의 에너지 문턱을 낮춘 데서 왔습니다. 수치는 실측이지만, 이 원인은 저자들의 시뮬레이션이 준 해석입니다 (arXiv:2405.09792, 실측 + 시뮬레이션 해석).

공정 쪽에서도 같은 이동이 있었습니다. 수평 나노와이어 게이트올어라운드 소자에서 게이트 길이를 얼마나 짧게, 얼마나 정확히 만들 수 있는지를 제약하던 것은 게이트를 습식 식각으로 정의한다는 사실이었습니다. 한 제작 방법이 그 제약을, 전자빔으로 무늬를 직접 그리는 전자빔 리소그래피의 해상도로 옮겨 놓았습니다. 150나노미터 게이트 길이 소자에서 문턱하 기울기 38 mV/dec(밀리볼트/데케이드)를 얻었는데, 이 값은 액체 질소 온도인 77켈빈에서 나왔고 상온 값이 아닙니다 (arXiv:1810.03359).

눈금 자체가 흔들리는 경우도 있습니다. 두 층 텅스텐 셀레나이드(WSe₂)에서는 전자가 빠진 빈자리인 정공이 전류를 나르는데, 그 흐름을 지배하는 밸리 간 갈라짐, 곧 에너지 띠의 두 골짜기 사이 에너지 차이는 고정된 물질 상수가 아닙니다. 층을 쌓는 방식·변형·압력·유전 환경에 따라 조율되고, 어떤 수준의 전자구조 이론으로 계산하느냐에 따라서도 값이 달라진다고 저자들은 명시합니다 (arXiv:2606.08955, 제일원리 + 해석 모형).

그럼에도 고정된 것이 하나 있었습니다. 최소 문턱하 기울기는 층수와 무관하게 60 mV/dec라는 열이온 한계 근처에 머뭅니다. 이 한계는 상온에서 전자가 문턱을 열로 넘는 보통의 동작에 걸리는 하한이고, 하한을 정하는 것이 온도라서 앞의 액체 질소 온도 값은 이 한계를 깬 것이 아닙니다(「왜 클럭은 4GHz에서 멈췄나」). 그리고 갈라짐이 작은 영역에서는 이축 변형이 밸리 점유를 바꿔 유효 이동도와 온전류만 조율하고, 문턱하 기울기는 열이온 한계에 그대로 둡니다.

이 모형의 2층 WSe₂ 소자에서는 끄는 성능이 열이온 한계에 묶여 있었고, 켜는 성능은 변형으로 따로 움직였습니다. 적어도 여기서는 하나의 길이로 둘을 함께 부를 수 없습니다.

쪼개고 쌓다 — 눈금이 아예 다른 축으로 옮겨간다

세 번째 대응은 트랜지스터를 아예 건드리지 않습니다. 하나는 쪼개는 것입니다. 큰 칩을 칩렛이라는 작은 조각으로 나눠 만든 뒤 한 패키지 안에 다시 붙입니다. 통째로 만들면 작은 결함 하나에 칩 전체를 버려야 하지만, 조각으로 나누면 수율, 곧 만든 칩 가운데 쓸 수 있는 칩의 비율이 오르고 잘 만든 조각을 재사용할 수 있습니다. 서로 다른 공정 노드에서 만든 조각을 한데 섞는 이종집적(heterogeneous integration)도 가능해집니다.

비용 우위는 저절로 생기지 않습니다. 한 정량 비용 모델은 그 이점을 수율 개선·칩렛과 패키지 재사용·이종성으로 나눠 따진 뒤, 적절한 다중칩렛 구조를 골랐을 때 총비용이 준다는 조건을 함께 적습니다 (arXiv:2203.12268). 대가도 정리돼 있습니다. 칩렛이 비용 효율과 출시 속도에서 이득이라고 적은 개관조차 인터페이스 표준·패키징·보안·소프트웨어 프로그래밍을 남은 과제로 꼽습니다 (arXiv:2311.16417). 조각의 배치와 연결도 성능을 좌우해서, 배치를 최적화하는 한 프레임워크는 칩렛 사이의 통신 비용을 24.81% 줄였습니다 (arXiv:2308.01672).

보안도 새 문제가 됩니다. 칩렛들은 인터포저, 곧 여러 칩을 얹어 서로 잇는 받침판 위에서 하나가 되는데, 하드웨어 트로이목마·역공학·설계 도용을 막던 기존 단일 칩(시스템온칩)의 방어책은 이 인터포저 기반 집적에 맞지 않습니다. 한 논문은 대안으로 기능이 서로 다른 칩렛을 섞어 트로이목마를 잡아내고, 회로에 원래 있는 논리 중복성으로 복제를 막는 방법을 제안해, 회로를 다시 짤 수 있는 칩인 FPGA 위에서 평가했습니다 (arXiv:2010.13155).

칩렛을 더 잘게 쪼개는 데도 걸림돌이 있었습니다. 칩렛을 100제곱밀리미터 아래로 줄이지 못하게 하던 병목으로 선행 연구들이 지목한 것은, 정전기 방전을 막는 보호 회로와 입출력 회로가 잡아먹는 면적이었습니다. 한 회로 시뮬레이션 연구는 2.5차원·3차원 패키징에서 그 회로를 크게 단순화할 수 있음을 보이며, 더 잘게 쪼갤 길을 엽니다 (arXiv:2511.10760, 회로 시뮬레이션). 자동차용 칩을 다룬 한 개관은 「무어의 법칙의 더딘 죽음」을 배경으로 실리콘 산업이 칩렛 시대로 옮겨 가고 있다고 적고, 자동차 쪽에서 칩렛은 아직 검토 중인 여러 전략 가운데 하나라고 봅니다 (arXiv:2406.00182).

다른 하나는 쌓는 것입니다. 회로 층을 수직으로 쌓는 3차원 집적은 스케일링이 둔화되면서 빠르게 채택되고 있다고 한 학회 강연은 봅니다. 그 강연에 따르면 이득의 크기는 응용·기술 선택·설계에 따라 달라지고, 3차원 설계는 미세구조·회로·제조의 칸막이를 허무는 일이 됩니다 (arXiv:2005.10866, 학회 강연).

가장 급진적인 제안은 CMOS 2.0입니다. 웨이퍼끼리 붙이는 3차원 본딩과 웨이퍼 뒷면 가공을 지렛대 삼아, CMOS 로드맵을 기하학적 축소에서 기능별로 특화된 소자 층을 촘촘히 쌓는 이종 3차원 적층으로 옮기자는 것입니다. 노드 이름이 가리키던 축 자체를 바꾸자는 제안입니다. 제안자들은 대가도 적습니다. 이 기술에 맞는 아키텍처와 설계 자동화 도구 기반이 있어야 하고, 신뢰성 문제도 따로 다뤄야 합니다 (arXiv:2510.04535).

같은 방향에서, 채널을 나중에 만드는 공정으로 후처리 없이 1 mA/µm를 넘는 온전류와 최소 63 mV/dec의 문턱하 기울기를 얻은 산화물 반도체 트랜지스터가 보고됐습니다 (arXiv:2512.21330). 쌓은 층 가운데 위층만 가열하는 자외선 레이저 어닐링, 곧 열을 가해 재료를 다듬는 처리는 차세대 3차원 집적 CMOS의 핵심 조력자가 될 잠재력이 있다고 한 개관은 봅니다 (arXiv:2209.05337).

앞에서 본 두 갈래로 보면 이쪽은 단절에 가깝습니다. 그런데 이 흐름을 다룬 논문들은 자기가 하는 일을 무어의 법칙의 연장(arXiv:2203.12268), 무어의 법칙을 이어 가는 길(arXiv:2308.01672)이라고 부릅니다. 단절이 성공하려면 최소 한 자릿수의 성능 향상과 비용·공간·전력·확장성을 함께 넘어야 했습니다 (arXiv:2206.03201). 칩을 조각내 패키지 안에서 붙일 때 생기는 일은 「하나로 만들지 않기로 했다 — 칩을 조각내 붙인 뒤 남은 계산서」가 따라갑니다. 이 대응들의 성과는 「나노미터」라는 눈금에 아예 기록되지 않습니다.

잣대를 바꾸면 답이 바뀐다

실리콘 CMOS를 대체할 후보는 오래전부터 많았습니다. 서로 다른 원리로 도는 소자들을 같은 잣대로 견줄 방법이 없으면, 어느 것이 나은지 말할 수 없습니다.

그래서 잣대를 만드는 일이 먼저 있었습니다. 2013년의 한 개관은 한 연구 컨소시엄이 검토하던 논리 소자들의 구조와 원리를 정리하고, 회로 면적·스위칭 시간·에너지를 일관되게 추정하는 일반적 방법론을 기술한 뒤, 그 잣대로 소자들을 비교한 결과까지 내놓았습니다 (arXiv:1302.0244).

같은 해에 그 방법론을 다르게 짜자는 제안이 나옵니다. 여기서 잣대는 에너지-지연 곱입니다. 에너지-지연 곱(energy-delay product, EDP)은 한 번 스위칭하는 데 드는 에너지와 그 스위칭에 걸리는 시간을 곱한 값입니다. 둘을 곱하는 까닭은, 에너지만 보면 느린 소자가 이기고 속도만 보면 전기를 많이 먹는 소자가 이기기 때문입니다.

제안의 요지는 이 값을 스위칭 에너지와 시간 같은 동적 특성이 아니라, 소자의 저항과 스위칭 전하로부터 계산하자는 것입니다. 저자들은 이 방식을 전하 기반 소자와 그렇지 않은 소자 모두에 적용하는 문제를 논의하고, 이 접근이 성능을 개선할 경로와 플랑크 상수로 표현되는 새로운 현실적 한계를 시사한다고 적습니다 (arXiv:1308.4748).

2017년에는 이 벤치마킹의 최신 결과가 나옵니다. 소자 모형이 개선됐고, 새 소자들이 들어왔고, 방법론이 배선 중심 분석과 비불리언 논리 응용까지 확장됐습니다. 불리언 논리(Boolean logic)는 모든 계산을 참과 거짓 두 값의 조합으로 하는 보통의 디지털 회로이고, 비불리언 논리는 그 밖의 방식으로 계산하는 회로입니다.

불리언 회로와는 대조적으로, 셀룰러 신경망에 기반한 비불리언 회로에서는 스핀트로닉 소자가 기존 CMOS를 능가할 잠재력을 보입니다 (arXiv:1711.04295). 스핀트로닉 소자(spintronic device)는 전자의 전하 대신 스핀이라는 자기적 성질로 정보를 다루는 소자입니다. 초록이 적은 것은 여기까지이고, 불리언 회로에서 스핀트로닉이 진다고는 말하지 않습니다.

같은 벤치마킹 연구 안에서, 불리언 회로와 셀룰러 신경망 기반 비불리언 회로라는 쓰임에 따라 결과가 대조적으로 나왔습니다. 비불리언 쪽 결과도 「능가할 잠재력」입니다. 적어도 이 벤치마킹에서는, 무엇을 시킬지 정하기 전에는 어느 소자가 나은지 한마디로 말하기 어려웠습니다. 「몇 나노미터인가」라는 물음이 왜 부족한지가 여기서 가장 선명합니다.

노드 사다리에서 아예 내려온 기술도 있습니다. 강유전체로 반도체의 전도를 제어하자는 아이디어는 1963년에 나왔지만, 낮은 유지력과 CMOS 공정 통합의 어려움에 발목이 잡혔고, 그 자리를 플래시 메모리가 차지했습니다. 산화물 강유전체로 강유전체 메모리가 상용화되긴 했으나, 납·지르코늄·티탄 산화물 기반 상용 제품은 공정 난제 때문에 130나노미터에서 멈춰 섰습니다.

그 논문이 나온 시점에 새로 발견된 스칸듐 첨가 질화알루미늄이 판을 다시 열었습니다. 열린 이유는 낮은 증착 온도입니다. 섭씨 350도쯤이라, 기존 CMOS의 배선 공정과 함께 쓸 수 있습니다. 이 물질을 MoS₂ 채널과 결합한 소자는 온오프 비 약 10⁶, 메모리 창 0.3 V/nm, 10⁴초까지 두 상태 유지를 보였고, 저자들은 이것이 내장 메모리와 인메모리 컴퓨팅의 새 접근이라고 적습니다 (arXiv:2010.12062). 어떤 소자를 어떤 기능에 짝지을지부터가 난제라, 그것을 시험할 혼합신호 신경모방 프로세서도 만들어졌습니다 (arXiv:2410.15854).

가장 근본적인 눈금이 흔들린 자리도 있습니다. 옴의 법칙은 전하 수송의 기본 틀이면서, 현대 CMOS의 지속적 발전을 가능하게 한 「전기적 스케일링」이라는 개념 자체를 떠받쳐 왔습니다. 그런데 성능을 위해 채널이 저차원 영역으로 들어가고 있습니다. 원자 두께 산화물 반도체, 2차원 반데르발스 반도체, 1차원 탄소나노튜브는 무어의 법칙을 연장할 유력 후보로 꼽히는 물질입니다.

2026년의 한 연구는 이 물질들에서 무질서가 유도하는 전자 국재화, 곧 물질 속 흐트러짐 때문에 전자가 한자리에 붙들리는 현상 탓에 옴의 법칙이 깨지고 옆 방향의 선형 스케일링이 성립하지 않는다고 보고합니다 (arXiv:2601.01283, 프리프린트). 이 논문은 벽을 알린 데서 멈추지 않습니다. 저자들은 무질서 영역의 역할을 담는 정량 모델을 세웠고, 그 틀로 원자 두께 In₂O₃ 트랜지스터의 실험 관측을 채널 길이·온도·두께·후열처리 조건에 걸쳐 일관되게 설명했습니다.

길이를 두 배로 하면 저항도 두 배라는 관계는, 「나노미터」라는 눈금이 뜻을 가지려면 반드시 필요한 전제였습니다. 채널은 그 전제가 성립하지 않는 영역에 들어서고 있고, 그 영역을 기술할 새 언어는 이제 만들어지는 중입니다.

하나의 숫자로 진보를 세는 습관

무어의 법칙은 반도체 밖으로도 번졌습니다. 양자 컴퓨팅에도 무어의 법칙 같은 것이 있느냐를 물은 분석이 있습니다. 저자는 먼저 통념을 적습니다. 많은 기술이 지수 법칙에 따라 진보하고, 양자 컴퓨팅도 그 무리에 끼어 필연적으로 성숙하리라 여겨진다는 것입니다.

양자 컴퓨터가 정보를 담는 기본 단위를 큐비트라 합니다. 이 분야의 성배는 오류가 정정된 논리 큐비트 수천 개짜리 기계이고, 그 논리 큐비트 하나하나가 다시 수천 개 이상의 물리 큐비트로 만들어집니다. 그 정도가 되면 분자 시뮬레이션이나 2048비트 RSA 키 인수분해가 가능해집니다. 「많은 예측에 따르면 15년 이내」라고 저자는 적는데, 이것은 저자의 주장이 아니라 검사 대상으로 인용한 통념입니다.

검사 결과는 이렇습니다. 무어의 경험 법칙은 양자 컴퓨팅으로 쉽게 번역되지 않습니다. 이유는 이 글이 내내 본 것과 같습니다. 큐비트에는 여러 성능 지표가 있고, 그것들은 새로운 제조 기법 하나가 생긴다고 마법처럼 함께 좋아지지 않습니다.

다만 저자는 무어의 법칙 비슷한 것이 아예 없다고는 말하지 않습니다. 극저온 기술과 제어 전자장치 같은 조력 기술에서는 그런 것이 작동하고 있을 수 있고, 알고리즘과 소프트웨어와 엔지니어링도 진보의 조력자입니다. 그러면서 저자는 양자 컴퓨팅의 미래가 상당 부분 큐비트 충실도, 곧 큐비트가 오류 없이 연산하는 정도에 달려 있는데, 그것이 특히 규모를 키울 때 상당히 느리게 진보하고 있다고 적습니다. 앞으로는 계산된 결과의 품질, 양자 컴퓨팅의 에너지 수지 같은 다른 지표들이 판에 들어와 지형을 바꿀 수 있다고도 봅니다 (arXiv:2303.15547, 프리프린트).

하나의 숫자가 한 산업의 진보를 대표하다가, 그 숫자가 감추던 항목들이 하나씩 밖으로 나옵니다.

그래서 '나노미터'는 무엇이 됐나

평면 미세화의 둔화는 사실입니다. 누설·신뢰성·변동성·접촉 저항이 함께 청구서를 내밀었고 (arXiv:2402.00886, arXiv:1604.04454, arXiv:1602.07545), 궁극적인 물리 한계가 있다는 인식도 (arXiv:1511.05956), 에너지 효율의 상한 계산도 (arXiv:2312.08595) 자리를 잡았습니다. 그래도 길이 줄이기 밖에서 성능을 끌어올리려는 시도는 멈추지 않았습니다. 무대가 게이트가 채널을 감싸는 형상으로 (arXiv:2304.08175, arXiv:2308.08101), 강유전체와 변형과 2차원 채널로 (arXiv:2007.14448, arXiv:2405.09792, arXiv:2010.06867), 칩을 쪼개고 쌓는 쪽으로 (arXiv:2203.12268, arXiv:2510.04535) 옮겨갔고, 여기 인용한 것은 대부분 시뮬레이션과 제안 단계입니다. 무어의 법칙이 끝났는지에는 답이 갈립니다.

그 옮겨감이 「나노미터」에 한 일은 이렇습니다. 이름표가 가리키던 자리에 이제는 값이 여럿 있습니다. 게이트 길이, 게이트 피치, 계면 상태, 벌크 같은 원자의 비율, 문턱하 기울기와 온전류가 따로 있습니다. 그 여럿을 한마디로 부르려니 이름이 필요했고, 그 이름이 「3나노」입니다.

그래서 「그건 그냥 마케팅」이라는 말은 절반만 맞습니다. 국제 로드맵은 그 세대에 실제로 정의를 갖고 있고 (arXiv:2007.14448), 연구자들은 그 정의를 채점표로 씁니다 (arXiv:2308.14045, arXiv:2010.06867). 이름표는 거짓말이 아니라 묶음의 이름이고, 다만 그 묶음 안에 무엇이 들었는지를 이름은 말해 주지 않습니다.

무어가 본 것은 트랜지스터 수의 곡선이었습니다. 그 곡선을 밀던 힘이 「작아짐」에서 「형상」과 「통합」으로 옮겨 가려 할 때, 나온 대응은 곡선을 버리는 것도 지키는 것도 아닌 곡선을 다시 그리는 것이었습니다. 정량 수정안 (arXiv:2205.15011), 다섯 항목을 묶은 종합 지표 (arXiv:1612.02898), 서로 다른 소자를 견주는 벤치마킹 (arXiv:1308.4748), 그리고 어떤 회로에서 재느냐가 답의 방향을 바꾼다는 결과 (arXiv:1711.04295)입니다.

다음에 새 칩의 「nm」 숫자를 보면 두 가지를 함께 떠올릴 수 있습니다. 그것이 자로 잰 길이가 아니라는 것, 그리고 그 자리에 무엇이 들었는지 말해 줄 눈금은 아직 하나로 정해지지 않았다는 것입니다.

근거 논문

• "Moore's Law is dead, long live Moore's Law!" (2022) — arXiv:2205.15011 (프리프린트) — 자기실현적 예언과 수정안.
• "Technologies and Computing Paradigms…" (2022) — arXiv:2206.03201 (프리프린트) — 진화냐 교체냐, 문턱은 한 자릿수.
• "Fundamental Limits to Moore's Law" (2015) — arXiv:1511.05956 (프리프린트) — 궁극적 물리 한계(초록 한 문장).
• "Moore's Law in CLEAR Light" (2016) — arXiv:1612.02898 (프리프린트) — 종합 지표 CLEAR와 그 12개월 배증 예측.
• "Limits to the Energy Efficiency of CMOS…" (2023) — arXiv:2312.08595 (프리프린트) — 기하평균 4.7e15 FP4/J, 약 200배.
• "Enhancing Gate Control… in Amorphous Oxide TFTs" (2025) — arXiv:2506.14156 (프리프린트) — 돌기 전극, BEOL 겨냥.
• "Time-Dependent Dielectric Breakdown… on nMOS FinFETs" (2024) — arXiv:2402.00886 (프리프린트) — 소면적은 10년 규격 미달.
• "Enhanced Circuit Densities in Epitaxially Defined FinFETs…" (2016) — arXiv:1604.04454 (프리프린트) — 발자국 2배·밀도는 동등 이상일 수 있음.
• "Contact resistances in trigate and FinFET devices…" (2016) — arXiv:1602.07545 (프리프린트) — 스페이서 아래 정전 제어가 주범.
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• "Challenges… via Heterogeneous Chiplets" (2023) — arXiv:2311.16417 (프리프린트) — 이득과 남은 과제를 함께 논의.
• "Chiplets on Wheels…" (2024) — arXiv:2406.00182 (프리프린트) — 옮겨 가는 주체는 실리콘 산업.
• "Floorplet: Performance-aware Floorplan Framework…" (2023) — arXiv:2308.01672 (프리프린트) — 통신 비용 24.81% 절감.
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• "Channel-last gate-all-around nanosheet oxide… transistors" (2025) — arXiv:2512.21330 (프리프린트) — 후처리 없이 63 mV/dec.
• "Recent Progresses… of UV Laser Annealing" (2022) — arXiv:2209.05337 (프리프린트) — 위층만 가열하는 어닐링.
• "Overview of Beyond-CMOS Devices and A Uniform…" (2013) — arXiv:1302.0244 (프리프린트) — 추정 방법론과 비교 결과.
• "Charge-Resistance Approach to Benchmarking…" (2013) — arXiv:1308.4748 (프리프린트) — 에너지-지연 곱의 새 계산법.
• "Beyond-CMOS Device Benchmarking for Boolean and Non-Boolean…" (2017) — arXiv:1711.04295 (프리프린트) — 비불리언에서 능가할 잠재력.
• "Post-CMOS Compatible AlScN/2D Ferroelectric FET" (2020) — arXiv:2010.12062 (프리프린트) — PZT는 130 nm에서 정체.
• "TEXEL: A neuromorphic processor…" (2024) — arXiv:2410.15854 (프리프린트) — 신소자·CMOS 결합 시험 플랫폼.
• "Breakdown of Ohm's Law by Disorders…" (2026) — arXiv:2601.01283 (프리프린트) — 선형 스케일링 붕괴와 모델.
• "Is there a Moore's law for quantum computing?" (2023) — arXiv:2303.15547 (프리프린트) — 큐비트 지표는 함께 좋아지지 않는다.