왜 클럭은 4GHz에서 멈췄나 — 다크 실리콘과 전력의 벽

속도 대신 코어가 늘기 시작했다

1990년대와 2000년대 초반에는 CPU가 세대를 바꿀 때마다 동작 속도가 눈에 띄게 올랐습니다. 그러다 어느 순간 그 상승이 멈췄고, 광고 문구의 앞자리는 「코어 몇 개」가 차지했습니다. 클럭은 프로세서가 일하는 박자의 빠르기, 곧 동작 속도이고, 코어는 프로세서 안에서 명령을 받아 계산하는 한 단위입니다. 제목의 4기가헤르츠(GHz)는 소비자 제품의 클럭 표시가 더 이상 오르지 않게 된 2000년대 중반을 가리키는 통칭이고, 이 글이 인용한 논문에서 나온 값은 아닙니다.

설계자들이 코어 하나의 성능을 높이는 대신 코어 수를 늘리는 쪽으로 방향을 튼 것은 2004년 이후입니다 (DOI: 10.1145/2324876.2324879). 같은 연구의 학회판은 같은 문장에서 그 시점을 「2005년 이후」로 적었습니다 (DOI: 10.1145/2024723.2000108). 전환의 해는 한 해 단위로 못 박기 어렵습니다.

무엇이 멈췄는지에 대해 널리 퍼진 답은 「무어의 법칙이 끝나서」입니다. 이 글은 그 답과 다른 쪽을 문헌으로 따라갑니다. 트랜지스터, 곧 전기로 켜고 끄는 아주 작은 스위치는 그 뒤로도 칩에 계속 늘었습니다(「트랜지스터는 스위치다 — 전기로 여닫는 아주 작은 수도꼭지」). 멈춘 것은 트랜지스터 수가 아니라 전력입니다. 다만 이 주제에서 도는 수치의 상당수는 특정한 공정 모델·워크로드·설계 구조를 가정했을 때만 성립합니다. 워크로드는 컴퓨터에 시키는 일의 종류입니다. 가정이 바뀌면 값도 바뀝니다.

「무어의 법칙이 끝나서」라는 설명

가장 흔한 설명은 이렇습니다. 트랜지스터를 더 작게 만드는 미세화가 한계에 부딪혀 트랜지스터를 더 넣지 못하게 됐고, 그래서 성능이 정체됐다는 것입니다. 무어의 법칙은 칩 하나에 넣는 트랜지스터 수가 일정한 기간마다 두 배로 늘어난다는 관찰이고(「「3나노」는 무엇의 길이인가 — 34평형 집을 줄자로 재면」), 이 설명은 그 관찰이 끝났다고 봅니다. 깔끔하고 직관적이지만 부분적으로만 맞습니다.

미세화가 물리적 난관에 부딪힌 것은 사실입니다. 트랜지스터는 양 끝 사이의 전류 길인 채널을, 그 위에 얹힌 게이트에 거는 전압으로 열고 닫습니다. 실리콘 트랜지스터(CMOS)의 게이트 길이, 곧 게이트가 채널을 쥐고 있는 구간이 10 nm(나노미터) 언저리의 한계에 다가가면서 문제가 셋 생깁니다. 짧아진 채널을 게이트가 제대로 막지 못하는 단채널 효과, 치솟는 전력 밀도, 트랜지스터 사이를 잇는 배선에서 늦어지는 신호입니다. 이 셋이 작게 만들 때마다 얻던 성능·전력·면적의 이득을 갉아먹습니다 (DOI: 10.54254/2755-2721/2026.ka30036).

미세화의 난관 목록 한가운데에 이미 전력이 들어 있습니다. 전력 밀도(power density)는 칩의 같은 넓이에서 쓰는 전력입니다. 같은 넓이에 트랜지스터가 늘면, 하나하나가 쓰는 전력이 그만큼 줄지 않는 한 전력 밀도가 오릅니다.

트랜지스터는 계속 늘었고, 멈춘 것은 전력이다

칩 하나에 넣을 수 있는 트랜지스터의 수, 곧 트랜지스터 예산은 그 뒤로도 계속 늘었습니다. 설계자들이 코어 수를 늘린 목적부터가 「무어의 법칙 스케일링을 활용하기 위해서」였습니다 (DOI: 10.1145/2324876.2324879). 늘어난 트랜지스터를 코어로 바꿔 쓴 것입니다. 실제 멀티코어 프로세서에서 다크 실리콘을 재려 한 연구도 같은 전제에 섭니다. 그 연구가 쓰인 시점의 프로세서 설계는 「무어의 법칙에 따른 성능 진화를 계속하기 위해」 최대 클럭으로 돌릴 수 있는 칩 면적을 줄여 왔습니다 (DOI: 10.5753/wscad.2015.14275).

면적은 있는데 최대 속도로 돌릴 수 없는 까닭이 전력입니다. 칩 하나에 허락된 전력 예산은 오르지 않았는데, 코어 하나가 쓰는 전력은 아주 천천히만 줄었습니다 (DOI: 10.11591/ijece.v13i3.pp3079-3087). 위의 한도는 그대로이고 코어당 비용은 기대만큼 내려가지 않았으니, 코어를 늘리던 흐름도 그대로 이어 갈 수 없습니다.

이 어긋남의 뿌리에 데너드 스케일링의 붕괴가 있습니다. 데너드 스케일링은 트랜지스터를 작게 만들수록, 성능이 오르는 만큼 전력 소비가 늘지는 않던 관계입니다(「「3나노」는 무엇의 길이인가 — 34평형 집을 줄자로 재면」). 교과서의 설명으로는 그 관계를 받치던 것이 전압입니다. 트랜지스터를 작게 만들 때 전압도 함께 낮추면 전력 밀도가 대체로 유지됐고, 그동안에는 더 작게, 더 많이, 더 빠르게가 한꺼번에 가능했습니다. 그 관계가 깨졌습니다.

앞의 스케일링 연구 저자들은 멀티코어로의 전환 자체가 데너드 스케일링 실패에 대한 부분적 대응이었고, 같은 실패가 머지않아 멀티코어 확장마저 묶을 수 있다고 봅니다 (DOI: 10.1145/2324876.2324879). 2016년의 전력관리 연구도 같은 진단에서 출발합니다. 「데너드 붕괴 이후 성능 성장은 주로 코어 수 확장에 의존해 왔지만, 칩 전력 밀도의 난제는 여전히 남아 있다」 (DOI: 10.1145/2897394).

그 결과가 다크 실리콘입니다. 다크 실리콘은 전력 소비의 한도 때문에 전원을 넣어 켤 수 없는 칩 위의 영역입니다. 미세화가 진행될수록 이 영역은 칩 위에 생겨나고 더 커집니다. 칩 위 회로가 쓰는 전력이 미세화만큼 줄지 않기 때문입니다. 동료심사 전 개관 글의 설명으로는, 코어가 작아져도 전력이 그만큼 작아지지 않으니 칩에서 동시에 켤 수 있는 코어의 수는 그만큼 늘지 못합니다. 이름은 천체물리학의 암흑물질을 떠올리게 하지만, 여기서 어둠은 전력에 관한 것입니다 (DOI: 10.31219/osf.io/cq4nf). 같은 현상을 「전력·열 제약이 칩의 상당 면적을 쓰지 못하는 상태로 만든다」고 적어 열을 함께 원인으로 드는 문헌도 있습니다 (DOI: 10.3233/978-1-61499-882-2-242).

전압이 더 내려가지 않는 이유 — 문턱전압과 볼츠만 한계

데너드의 관계가 이어지려면 트랜지스터가 작아지는 만큼 전압이 함께 내려가야 합니다. 그 전압이 내려가지 않습니다.

이 경고는 오래됐습니다. 트랜지스터를 0.5 마이크로미터 수준까지 줄이던 1981년의 한 논문이 이미 이렇게 적었습니다. 「인가 전압을 줄이는 것은 어렵다. 접합의 내장 전위를 비롯한 작은 전압 항들이 더 이상 무시할 만하지 않기 때문이다.」 인가 전압은 회로에 걸어 주는 전압이고, 내장 전위는 성질이 다른 두 구역의 경계에 저절로 생기는 전압, 곧 「트랜지스터는 스위치다 — 전기로 여닫는 아주 작은 수도꼭지」가 말한 경계의 문턱입니다. 같은 글은 소자 치수를 두 배만 더 줄이면 소형화의 근본적 장벽에 닿으리라고 내다봤습니다 (DOI: 10.1116/1.571121). 40여 년 전입니다.

더 깊은 이유는 문턱전압에 있습니다. 문턱전압(threshold voltage)은 게이트에 걸었을 때 트랜지스터가 켜지기 시작하는 전압입니다. 칩에 공급하는 전압을 낮추려면 문턱전압도 함께 낮춰야 합니다. 두 전압의 차이가 줄면 켜진 트랜지스터가 흘리는 전류가 줄어 느려지기 때문입니다. 그런데 문턱전압을 낮추면 누설전류가 급격히 커집니다. 누설전류는 트랜지스터가 「꺼진」 상태에서도 새어 나가는 전류로, 「트랜지스터는 스위치다 — 전기로 여닫는 아주 작은 수도꼭지」의 수도꼭지로 치면 꼭 잠가도 똑똑 떨어지는 물입니다.

왜 그런지는 트랜지스터를 얼마나 가파르게 끌 수 있는가로 설명됩니다. 문턱하 기울기(subthreshold swing)는 트랜지스터를 끄는 가파름을 재는 값으로, 꺼지는 쪽에서 전류를 10분의 1로 줄이는 데 필요한 게이트 전압입니다. 단위 mV/decade(밀리볼트 퍼 디케이드)에서 밀리볼트는 1볼트의 천분의 일이고, decade는 전류가 열 배 달라지는 한 자릿수입니다. 이 값이 작을수록 게이트 전압을 조금만 내려도 전류가 크게 줄어 깔끔하게 꺼집니다.

꺼진 트랜지스터에서 새는 전류는 주로 경계의 문턱을 넘어오는 전자에서 나옵니다. 상온의 전자들은 열 때문에 저마다 다른 에너지로 움직이고, 그중 문턱보다 높은 에너지를 가진 일부만 문턱을 넘습니다. 게이트 전압으로 문턱을 높이면 넘는 전자가 줄지만, 얼마나 빨리 주는지는 전자의 에너지가 온도에 따라 퍼진 모양이 정합니다. 그 모양을 볼츠만 분포라고 부릅니다.

볼츠만 한계(Boltzmann limit)는 전자가 에너지 장벽을 열로 넘어가는 보통의 트랜지스터에서, 문턱하 기울기가 상온 60 mV/decade 아래로 내려갈 수 없다는 하한입니다. 열이온 한계라고도 부릅니다. 이 하한을 정하는 것은 온도라서, 트랜지스터를 작게 만든다고 낮아지지 않습니다.

이 하한은 서로 다른 소자에서 거듭 확인됩니다. 이중층 그래핀 트랜지스터를 전자 구조와 전기장을 함께 푸는 계산으로 따지면 문턱하 기울기는 상온의 볼츠만 한계인 60 mV/decade보다 오히려 한참 위에서 막힙니다. 저자들은 그 값이 그때까지의 실험값보다는 훨씬 낮아 기술로 개선할 여지가 남았다고 적었습니다 (DOI: 10.1063/1.3364142). 층간 터널 트랜지스터도 「60 mV/decade 열이온 한계 아래로 내려갈 수 없다」는 결론이고 (DOI: 10.1142/s1793292017500692), 접합 없는 원통형 트랜지스터의 해석 모델에서도 게이트 길이를 늘려 문턱하 기울기를 줄여 가도 「근본 한계 아래로는 줄일 수 없다」고 나옵니다 (DOI: 10.1149/ma2016-01/16/995).

정리하면 사슬이 이렇게 이어집니다. 상온에서 전자가 문턱을 열로 넘는 보통의 동작이라면, 기울기가 가장 좋은 60 mV/decade일 때도 문턱전압을 60밀리볼트 낮추면 꺼진 상태의 누설은 열 배로 늡니다. 기울기를 그 아래로 내릴 수 없으니, 같은 문턱전압에서 누설을 일정한 바닥 아래로 줄일 수 없습니다. 누설을 감당할 만큼으로 묶어 두려면 문턱전압을 더 낮출 수 없고, 그래서 공급 전압도 더 낮출 수 없습니다. 이것이 전압 스케일링이 멈춘 이유의 뼈대입니다.

새는 전력과 갇힌 열

결과는 전력 구성비의 역전입니다. 동적 전력(dynamic power)은 트랜지스터를 켜고 끌 때 쓰는 전력이고, 정적 전력(static power)은 꺼져 있는 동안 누설로 새는 전력입니다. 미세화가 진행되면서 정적 전력이 동적 전력과 같거나 더 커졌습니다. 이를 정리한 한 회로 설계 리뷰는 게이트 누설과 문턱하 누설이 「MOS 구조로도, 새로운 물질을 도입해도 해결되지 않는다」고까지 적습니다. 같은 글은 실행할 수 있는 길도 내놓습니다. 속도가 필요한 자리에는 문턱전압이 낮은 트랜지스터를, 누설을 줄여야 하는 자리에는 문턱전압이 높은 트랜지스터를 섞어 쓰는 MTCMOS·VTCMOS 같은 바이어싱 기법입니다 (DOI: 10.55041/ijsrem17236). 누설은 없앨 수 있는 부작용보다, 설계로 나눠 맡겨야 하는 구조적 비용에 가깝습니다.

누설은 온도와도 묶여 있습니다. 핀펫(FinFET)은 게이트가 세운 채널의 세 면을 감싼 트랜지스터입니다. 핀펫의 누설을 해석적으로 모델링하면, 누설 전력은 공정 편차, 곧 제조할 때마다 생기는 미세한 차이에 극도로 민감해 다이마다 크게 달라집니다. 다이는 웨이퍼에서 잘라 낸 칩 한 조각이고, 이 누설 차이는 다시 다이 사이의 큰 온도 차이로 이어집니다. 다이 안에서도 온도가 크게 달라지므로, 이 연구는 누설을 다이 온도의 함수로 다룹니다 (DOI: 10.1108/13565360910923188).

전력이 좁은 자리에 몰리면 핫스팟, 곧 칩에서 유난히 뜨거운 좁은 자리가 생깁니다. 열유속(heat flux)은 같은 넓이에서 빠져나와야 하는 열의 양입니다. 2009년의 한 열관리 연구는 미세화와 트랜지스터 밀도 증가, 높아진 성능 요구가 겹쳐 「심각한 온칩 핫스팟」이 생겼고, 그 열유속이 1 kW/cm²(제곱센티미터당 1킬로와트)에 다가가며 때로는 넘는다고 보고했습니다 (DOI: 10.1115/interpack2009-89289). 이 값은 국소 핫스팟 한 자리의 열유속이라, 칩 전체의 평균으로 읽으면 안 됩니다.

다 켤 수 없다면 — 코어를 늘리고, 전압을 조절하고, 코어를 섞는다

전력 예산이 고정된 칩에서 설계자들이 택한 길은 크게 다섯 갈래입니다. 코어 늘리기, 전압과 주파수 조절, 크고 작은 코어 섞기, 문턱전압 근처에서 돌리기, 필요한 회로만 켜기입니다.

첫째는 멀티코어, 곧 코어 여러 개를 한 칩에 넣는 길입니다. 클럭을 못 올리니 개수를 늘렸습니다. 이 대응은 문제를 풀지 못하고 미뤘습니다. 한 줄로 차례차례 하던 계산을 여러 코어에 나눠 동시에 하는 병렬 계산으로 옮겨 가는 일은 2014년 시점에 「아마도 절반쯤」 와 있었습니다 (DOI: 10.1145/2618409). 코어를 늘려도 실제 열 제약과, 프로그램이 동시에 돌릴 수 있는 작업 줄기(스레드)의 제약 아래에서는 그에 맞는 성능 향상이 나오지 않습니다 (DOI: 10.17918/etd-6322). 그래도 벽 안에서 얻을 것은 있었습니다. 전력 제약 아래에서 전압·주파수 조절, 동작 코어 수 조절, 둘을 함께 조절하는 세 시나리오를 GEM5 시뮬레이션으로 따져 보니 성능 개선이 33~67%였고, 저자들은 동작 코어 수와 전압·주파수를 함께 조절하면 성능을 끌어올릴 수 있음을 확인했습니다 (DOI: 10.11591/ijece.v13i3.pp3079-3087). 코어를 늘리는 것만으로 전력의 벽이 사라지지는 않지만, 벽 안에서 짜낼 여지는 남아 있습니다.

둘째는 전압과 주파수의 조절입니다. 동적 전압·주파수 조절(DVFS)은 그때그때 필요한 만큼 전압과 주파수를 낮췄다 올렸다 하는 방법입니다. 여기서 주파수는 클럭과 같은 말입니다. 코어와 언코어, 곧 코어 밖의 칩 내부 연결망과 공유 캐시, 그리고 메모리의 조절을 한데 묶은 한 정책은 PARSEC 벤치마크의 전체 시스템 시뮬레이션에서 총 에너지를 47% 넘게 줄이면서 성능 저하를 2.3% 미만에 묶었습니다 (DOI: 10.1145/2897394). 벤치마크는 성능을 재려고 정해 둔 표준 작업 묶음입니다. GPU도 비슷합니다. 실제 GPU 한 대에서 400 MHz~1000 MHz(메가헤르츠) 사이로 19개 커널, 931개 표본의 전력을 재 예측 모델을 세우고, 이를 기존 성능 예측 모델과 결합하면 기본 설정보다 평균 13.2%의 에너지를 성능 손실 10% 이내로 아끼는 주파수 설정을 찾을 수 있었습니다 (DOI: 10.1145/3152042.3152066).

이 수치들은 모두 특정 벤치마크 위에서, 대개 시뮬레이션이나 한 플랫폼의 측정으로 얻은 값입니다. DVFS는 전력 문제를 풀지 않고, 주어진 전력을 나눠 씁니다.

셋째는 빠른 코어와 느린 코어를 한 칩에 섞는 비대칭·이종 코어입니다. 이 구조는 「기존 대칭형 멀티코어와 비슷한 성능을 내면서 상당한 전력을 절약할 것을 약속한다」는 말로 소개됐습니다 (DOI: 10.1145/1647300.1658422). 실측은 더 미묘합니다. big.LITTLE 구조의 이종 프로세서 하나를 EEMBC CoreMark-Pro로 잰 사례 연구에서, 두 코어를 각자 최대 성능으로 돌리면 모든 워크로드에서 작은 코어가 더 효율적이었습니다. 큰 코어의 클럭을 낮춰 두 코어의 성능을 맞추면, 9개 워크로드 가운데 5개에서 큰 코어가 작은 코어와 비슷하거나 더 효율적이었습니다 (DOI: 10.1145/3152042.3152065). 작은 코어가 언제나 효율적이지는 않고, 무엇을 어떤 조건에서 견주느냐가 결론을 뒤집습니다.

여기에 코어별 전원 차단(power gating), 곧 쓰지 않는 코어의 전원을 끊는 방법이 더해집니다. 같은 계열의 이종 플랫폼에서 워크로드 종류를 가려 코어마다 잠자기 모드를 관리한 연구는 PARSEC 기준으로 저자들의 직전 연구보다 37%, 기본 전력 관리 방식(거버너)보다 110%까지 효율이 좋아졌다고 보고하면서, 자기 무대를 「다크 실리콘 시대」라고 부릅니다 (DOI: 10.37917/ijeee.20.2.24).

문턱전압 근처에서 돌리고, 필요한 회로만 켠다

넷째 길은 더 과감합니다. 문턱전압 근처 컴퓨팅(near-threshold computing)은 공급 전압을 문턱전압에 아주 가깝게, 그러나 그보다 조금 높게 두고 트랜지스터를 돌리는 방식입니다. 공급 전압이 문턱전압에 다가갈 때 에너지 효율이 정점을 찍으므로, 같은 전력 한도 안에 더 많은 코어를 넣을 수 있으리라는 기대가 나옵니다. 상용 공정 32/22/14 nm에 걸친 시험 칩 네 개에서도 실질적인 에너지 이득이 확인됐습니다 (DOI: 10.3390/jlpea10020016). 28 nm FD-SOI 공정을 가정한 배치 후 시뮬레이션에서는, 저전력 코어 묶음을 0.5 V(볼트)에서 돌려 128 GOPS(초당 십억 번 단위의 연산)를 98 mW(밀리와트)로 내고 통상의 대칭형 멀티코어보다 혼합 워크로드에서 에너지 효율을 5.8배 높였다는 주장이 나옵니다 (DOI: 10.15680/ijirset.2025.1412108).

대가가 있습니다. 이 분야를 정리한 서베이는 문턱전압 근처 동작이 매개변수 편차, 곧 트랜지스터마다 특성이 흩어지는 정도를 키우고, 고장률을 높이고, 성능을 깎는다고 적으면서 그 문제를 상쇄하려는 기법들을 유형별로 정리합니다 (DOI: 10.1145/2821510). 전압을 낮출수록 트랜지스터는 제조 편차와 잡음에 약해지고, 그만큼 따로 설계 비용을 치러야 합니다.

다섯째는 다 켤 수 없다면 그 순간 필요한 회로만 켜고 나머지는 어둡게 두는 길입니다. 다크 실리콘을 결함보다 설계의 전제로 받아들이는 발상입니다. 이 길의 대표가 전용 가속기, 곧 정해진 한 종류의 계산만 하도록 만든 회로입니다.

특화의 위력은 큽니다. TechRxiv에 동료심사 전 프리프린트로 공개된 양자화 신경망 추론용 ASIC 가속기 하나는, 같은 TSMC 40 nm 저전력 공정에서 통상적 곱셈-누산 기반 설계보다 분류 한 건당 에너지 효율이 30~50배라고 보고합니다. ASIC은 한 용도만을 위해 설계한 칩이고, 양자화 신경망은 숫자를 적은 비트로 줄여 계산하는 신경망입니다. 저자들은 성능·면적·정확도 손해가 없었고, 전압 스케일링이나 근사 연산 없이 얻은 결과라고 강조합니다 (DOI: 10.36227/techrxiv.23681922). 이 수치는 저자들의 자기보고 값이라 독립 검증을 거친 값으로 읽으면 안 됩니다. 같은 공정, 같은 기능, 다른 구조에서 주장대로라면 그 차이만으로 수십 배입니다.

다크 실리콘은 얼마나 심각한가 — 숫자마다 다른 가정

다크 실리콘의 심각도는 연구마다 다르게 추정되고, 그 차이는 대체로 가정에서 옵니다.

가장 널리 인용되는 추정은 앞의 스케일링 연구의 예측입니다. 22 nm에서 고정 크기 칩의 21%를 꺼 두어야 하고, 8 nm에서는 그 비율이 50%를 넘습니다. 여기서 22 nm와 8 nm는 공정의 한 세대에 붙인 이름인 노드입니다(「「3나노」는 무엇의 길이인가 — 34평형 집을 줄자로 재면」). 같은 연구는 2024년까지 자신들이 검토한 구성 전반에서 평균 7.9배의 속도 향상만 가능하고, 이는 세대마다 성능 2배라는 목표에서 약 24배 모자란다고 계산했습니다 (DOI: 10.1145/2324876.2324879).

이 숫자에는 조건이 다섯 겹 붙어 있습니다.

1. 공정 가정이 두 벌입니다. 업계 로드맵인 ITRS의 예측과, 그보다 보수적인 소자 스케일링 값입니다.
2. 코어 하나의 모델은 150개가 넘는 실제 프로세서의 측정치로 만든 파레토 프론티어입니다. 같은 면적이나 같은 전력에서 가장 좋은 성능을 낸 프로세서들을 이은 경계선입니다.
3. 성능은 위쪽 한계로, 코어 전력은 아래쪽 한계로 잡은 모델입니다. 둘 다 칩에 유리한 쪽 끝입니다.
4. CPU형과 GPU형, 대칭·비대칭·동적·합성 구성이라는 정해진 구성 묶음에 대한 값입니다.
5. 정해진 병렬 워크로드 묶음에서 계산한 값입니다.

조건을 떼면 이 숫자는 뜻을 잃습니다.

다른 방법은 다른 그림을 그립니다. 한 연구는 예측 모델 대신 탐색 도구로, 실제 제작된 멀티코어 프로세서들(90 nm~22 nm 공정)에서 다크 실리콘의 양을 가려내 추정했습니다. 이 연구는 다크 실리콘을 낮은 주파수로 묶어 둬야 하는 칩 면적으로 정의하고, 그 양이 쓰인 공정에 따라 달라진다는 것을 전제로 삼습니다 (DOI: 10.5753/wscad.2015.14275). 또 다른 연구는 암달의 법칙, 곧 일의 일부가 병렬로 나뉘지 않으면 코어를 늘려도 빨라지는 데 한계가 있다는 원리에 기댄 멀티코어 모델에 신뢰성 문제와 메모리 부담을 얹고, 「서로 다른 다크 실리콘 양」을 입력값으로 놓은 채 전압·주파수 조절 전략을 찾습니다 (DOI: 10.3233/978-1-61499-882-2-242). 이 연구에서 다크 실리콘 비율은 잰 값이 아니라 가정한 값입니다.

장기 외삽 모델, 도구로 실제 칩을 놓고 낸 추정, 해석 모델이 함께 있고, 저마다 다른 종류의 숫자를 냅니다. 어떤 비율을 만나든 먼저 물을 것은 어느 공정 노드, 어느 워크로드, 어느 모델의 값인가입니다.

특화는 답인가 — 가속기가 받는 청구서

30~50배를 보면 답이 자명해 보입니다. 특화에는 청구서가 따라옵니다.

첫째, 범용성을 내줍니다. 특화의 이득은 정해진 연산에서만 나오고, 워크로드가 바뀌면 하드웨어가 따라가지 못합니다. 그래서 실행 중에 구성을 바꾸려는 시도가 나옵니다. FPGA, 곧 회로 구성을 나중에 다시 짤 수 있는 칩을 다룬 한 프리프린트(SSRN, 동료심사 전)는 기존 가속기들이 설계 시점에 고정된 비트폭·병렬도·클럭을 써서 바뀌는 워크로드에 적응하지 못한다고 지적합니다. 그리고 강화학습으로 계층마다 구성을 실시간으로 골라 정적 8비트 기준보다 에너지 효율 3.2배(5.7 TOPS/W)를 정확도 손실 1.3% 이내로 얻었다고 보고합니다. 보고된 이득이 사실이어도 실행 중에 학습 에이전트를 얹어야 하는 부담은 남습니다. 저자들은 이 에이전트가 결정을 45 µs(마이크로초)에 내리고 온칩 메모리를 175 KB만 써서 심층 강화학습 대안보다 두 자릿수 작으므로, 자원이 빠듯한 임베디드 기기에도 맞는다고 주장합니다 (DOI: 10.2139/ssrn.6309151). 판정은 독립 재현에 달렸습니다.

둘째, 놀고 있는 가속기도 전력을 먹습니다. 가용성 요구가 엄격한 응용에서는 가속기를 멈추거나 다시 켤 수 없어, 부하가 낮은 시간에도 상당한 전력이 낭비됩니다 (DOI: 10.1007/s42452-025-07388-1). 같은 연구는 가속기를 서버 경계 너머로 묶어 운용하면 가동 대수를 최대 64.3%(기존의 서버 내부 공유 방식 대비로는 29.0%) 줄일 수 있다는 결과를, 가상화된 무선 기지국(vRAN)을 놓고 돌린 예비 시뮬레이션으로 내놓습니다. 저자들 스스로 이 이득은 활용률이 늘 높은 응용에서는 제한적이고, 지역별 부하 불균형이나 시간대별 변동이 있는 곳에서 크다고 못 박습니다.

셋째, 이종성 자체가 새로운 불안정을 만듭니다. 대규모 AI 추론 인프라를 분석한 한 연구는, 세대가 다른 가속기와 나뉜 서빙 경로, 가상화 계층이 뒤섞이면서 개별 부품의 고장보다 계층 사이의 어긋남에서 오는 불안정이 나타난다고 주장합니다. 활용률·평균 지연·초당 토큰 같은 고전적 지표는 계층을 하나씩 따로 보기 때문에 이런 구조적 효과를 아예 잡지 못한다는 지적도 함께입니다 (DOI: 10.20944/preprints202603.1614.v1). 다만 이 글은 동료심사 전 프리프린트이고, 자신의 기여가 처방이 아닌 분석 틀이라고 스스로 밝힙니다. 그 글이 한 일은 문제 제기까지입니다.

넷째, 소프트웨어 부채가 남습니다. 멀티코어 전환조차 2014년에 「절반쯤」이었다면 (DOI: 10.1145/2618409), 이종 가속기를 다루는 프로그래밍 모델은 그보다 뒤에 있다고 보는 편이 안전합니다.

냉각과 패키징으로 얼마나 벌 수 있나

전력이 벽이라면 열을 더 빼내면 된다는 생각이 듭니다. 이 방향의 성과는 큽니다.

데이터센터 쪽에서는 인공지능과 고성능 컴퓨팅의 요구가 열설계전력, 곧 냉각 장치가 감당하도록 설계하는 전력을 10 kW 규모로 밀어 올렸다는 진단이 있습니다. 그 아래에서 산호 모양에서 착안한 계층형 매립 냉각 구조가 실제 열시험 장치에서 패키지 총 전력 11 kW 이상을 처리하며 접합부 최고온도를 90℃ 이하로 지켰다고 보고됩니다(최대 열유속 377 W·cm⁻², 동료심사 전 프리프린트) (DOI: 10.2139/ssrn.6464486). 접합부 온도는 칩 안 트랜지스터 자리의 온도입니다. 국소 핫스팟을 식히는 소형 열전 냉각기는 붙이는 일 자체가 만드는 열저항에 묶입니다 (DOI: 10.1115/interpack2009-89289).

이 이득은 기기의 크기와 모양마다 완전히 다릅니다. 데스크톱과 서버는 히트싱크·히트파이프·냉각팬을 달 수 있지만, 모바일 기기는 내부 공간이 좁아 그런 방식을 쓰지 못합니다. 판단 기준도 다릅니다. 모바일 기기는 사람 피부에 닿기 때문에, 최대 접합 온도보다 케이스 표면 최고 온도가 열성능을 정합니다 (DOI: 10.4071/isom-2012-wp34). 냉각으로 벌 여지는 서버에서 크고, 손안의 기기에서는 훨씬 좁습니다. 재래식 방열 부품을 못 쓰는 만큼 다른 종류의 해법이 필요해집니다.

냉각이 모자라면 성능이 깎입니다. 프로세서 두 종에서 온도에 따라 작업량을 조절하는 소프트웨어를 시험한 연구에서, 한쪽 프로세서(AMD Ryzen 7 7730U)는 식히는 구간과 자동 조절을 거친 뒤 온도를 더 안정적으로 유지했습니다. 다른 쪽(인텔 Core i7-10750H)은 온도가 여러 번 90~95℃ 구간에 다가가, 저자들은 적응 제어를 더 다듬어야 한다고 적습니다. 그래도 적응형 작업량 조절이 스로틀링, 곧 과열을 막으려 칩이 스스로 속도를 낮추는 일의 위험을 줄이는 데 도움이 된다는 것이 저자들의 결론입니다 (DOI: 10.36341/rabit.v11i2.8063). 임베디드 신경망 추론에서는 대가가 더 직접적입니다. 상용 저전력 CPU에서 영상 분류 모델 두 개를 쉬지 않고 추론시키자 지연 제약은 지켰지만 열 제약이 강제한 심각한 정확도 손실을 치렀고, 모델 구조를 줄여도 온도가 임계치에 닿는 것을 막지 못했습니다 (DOI: 10.3390/jlpea10010010). 이 연구에서 전력의 벽은 사용자가 받아 보는 답의 정확도까지 내려왔습니다.

열이 설계 결정 자체를 좌우하기도 합니다. 이종 멀티코어에서 스레드를 어느 코어에 둘지를 열 안전 전력, 곧 칩이 과열되지 않고 쓸 수 있는 전력 안에서 바꿔 가는 연구는, 흔한 대응인 DVFS가 칩을 식히는 대신 시스템이 제 성능을 다 쓰지 못하게 만든다는 문제에서 출발합니다. 이 방법은 열 안전을 지키면서 직전 기법(PCMig)보다 21% 나은 결과를 냈습니다 (DOI: 10.1142/s0218126624502785). 열이 결정을 좌우하는 안에서도 되찾을 성능이 남아 있다는 뜻입니다.

이미 극복됐나, 여전히 지배적인가

이 대립은 문헌 안에 그대로 살아 있습니다.

여전히 지배적이라는 쪽이 있습니다. 다크 실리콘을 개관한 한 글(동료심사 전 프리프린트)은 이 문제가 대칭형 멀티코어 시대의 종말을 가져오며, 코어 수를 늘려 온 시대가 「끝나가고 있다」고까지 적습니다 (DOI: 10.31219/osf.io/cq4nf). 문헌의 말투도 같은 쪽을 가리킵니다. 2018년 연구는 전력·열 제약이 칩 면적을 놀리는 상황을 출발 조건으로 삼고 (DOI: 10.3233/978-1-61499-882-2-242), 2024년 연구는 자기 무대를 「다크 실리콘 시대」라 부르며 (DOI: 10.37917/ijeee.20.2.24), 같은 해의 다른 연구는 코어가 늘수록 칩 온도가 올라 성능을 해친다는 문장으로 시작합니다 (DOI: 10.1142/s0218126624502785). 문제가 풀렸다면 이렇게 거듭 전제될 이유가 없다는 것이 이쪽의 논리입니다.

상당히 완화됐다는 쪽도 있습니다. 문턱전압 근처 동작은 에너지 효율을 여러 배 높일 것을 약속하고 (DOI: 10.1145/2821510), 상용 공정 세 세대의 시험 칩들은 그 이득이 무어의 법칙과 함께 잘 확장된다고 보고합니다 (DOI: 10.3390/jlpea10020016). 특화는 같은 공정에서 수십 배를 낸다고 보고됩니다(프리프린트 자기보고) (DOI: 10.36227/techrxiv.23681922). 이쪽은 고정된 전력 한도 안에서 켤 수 있는 쓸모 있는 연산의 양이 크게 늘었다고 봅니다.

두 쪽은 사실 다른 것을 재고 있습니다. 앞쪽은 칩 면적 가운데 동시에 켤 수 없는 비율을, 뒤쪽은 주어진 전력으로 얻는 쓸모 있는 연산의 양을 말합니다. 앞의 것은 이 글이 인용한 늦은 문헌에서도 여전히 전제되는 제약입니다. 뒤의 것은 크게 나아졌다는 보고가 있지만, 그 근거는 서베이의 전망, 인텔 한 회사의 시험 칩 네 개, 프리프린트의 자기보고입니다. 어느 쪽이 맞는지 판정할 자료는 이 글이 검토한 문헌에 없습니다. 이 글이 검토한 문헌에는 22 nm 이후 공정에서 다크 실리콘 비율이 실제로 얼마인지 재거나 추정한 값이 없습니다. 그래서 이 글도 그 숫자를 말하지 않습니다.

아직 답이 없는 것들

• 22 nm 이후의 실제 비율을 모릅니다. 널리 인용되는 21%와 50% 이상은 2011~2012년 시점에서 22 nm와 8 nm를 내다본 예측이고, 정해진 공정 모델과 워크로드 묶음 위의 값입니다.
• 문턱전압 근처 동작의 신뢰성 비용이 정량화되지 않았습니다. 매개변수 편차와 고장률 증가는 서베이가 밝힌 문제지만 (DOI: 10.1145/2821510), 그 비용을 에너지 이득과 같은 저울에 올리는 표준 방법은 없습니다.
• 60 mV/decade의 벽에 예외가 있는지 아직 모릅니다. 볼츠만 한계에는 전제가 둘 있습니다. 전자가 장벽을 열로 넘는다는 것, 그리고 게이트 전압이 그 장벽을 많아야 같은 만큼만 움직인다는 것입니다. 터널 트랜지스터는 넘는 방식을 바꾸려는 소자지만, 앞에서 본 층간 터널 트랜지스터는 그래도 60 mV/decade 아래로 내려가지 못했습니다 (DOI: 10.1142/s1793292017500692). 음의 정전용량 소자는 게이트 전압이 채널에 미치는 몫을 바꾸려는 소자입니다. 강유전체 같은 성질을 띠는 막으로 음의 정전용량 효과를 낸 소자에서는 ±1 V 게이트 전압 범위에서 45.06 mV/decade가 보고됐습니다(동료심사 전 프리프린트) (DOI: 10.21203/rs.3.rs-77514/v1). 2차원 물질 채널 소자에서는 6 mV/decade라는 수치가 한 리뷰에 최근의 돌파 사례로 실렸습니다. 실측인지 계산인지는 초록에 나오지 않습니다. 같은 리뷰는 웨이퍼 전체에 고르게 만드는 일과 오랜 사용의 신뢰성이 아직 풀리지 않았고, 실험실 시연과 300 mm 웨이퍼 양산 사이에 결정적 간극이 있다고 못 박습니다 (DOI: 10.54254/2755-2721/2026.ka30036). 원자 몇 겹 두께의 물질로 채널을 만드는 시도는 「2D 반도체 — 그래핀의 배신과 '실리콘 이후'의 진짜 후보」가 따라갑니다.
• 특화의 총비용이 계산되지 않았습니다. 30~50배라는 에너지 이득은 프리프린트에서 나왔고 (DOI: 10.36227/techrxiv.23681922), 그것을 얻는 데 드는 설계·검증·프로그래밍·수명 비용은 같은 단위로 집계되지 않습니다.
• 결론이 벤치마크에 매여 있습니다. 이 글이 인용한 수치들은 PARSEC, EEMBC, 특정 GPU 커널 묶음, 특정 영상 분류 모델 위에서 나왔습니다. 워크로드가 바뀌면 순위도 바뀔 수 있습니다.

성능의 뜻이 바뀌었다

클럭이 멈춘 자리에서 실제로 바뀐 것은 성능이라는 말의 뜻입니다.

문턱전압 근처 컴퓨팅을 정리한 서베이의 첫 문장이 이 전환을 압축합니다. 「에너지 효율은 이제 모든 종류의 컴퓨팅 시스템에서 성능을 확장하는 데 있어 가장 큰 장애물이 되었다」 (DOI: 10.1145/2821510). 장애물이 성능 그 자체보다 에너지 효율이라는 말입니다. 최적화의 대상도 따라 옮겨 갔습니다. 언코어 주파수 조절 정책을 다룬 한 연구는 목표를 성능도 전력도 아닌 와트당 성능, 곧 같은 전력으로 내는 성능으로 옮겼습니다. 전력을 조금 아끼면서 그보다 큰 비율의 성능을 잃는 일을 피하기 위해서입니다 (DOI: 10.3390/s23031449).

다크 실리콘이 남긴 것은 이 질문입니다. 트랜지스터는 그 뒤로도 늘었습니다. 다만 전부 동시에 켤 수 없으므로, 설계의 질문은 「얼마나 빨리 도는가」에서 「주어진 전력으로 무엇을 하는가」로 옮겨 갔습니다. 어둡게 남겨 둔 실리콘은 그때그때 무엇을 켤지 고르는 여지가 됩니다.

이 질문은 칩 밖으로도 번졌습니다. 데이터센터의 열설계전력은 10 kW 규모를 향하고 (DOI: 10.2139/ssrn.6464486 — 프리프린트), 손안의 기기는 사람 피부에 닿는 온도로 성능이 정해지며 (DOI: 10.4071/isom-2012-wp34), 범용 임베디드 CPU에서 쉬지 않고 돌리는 추론은 한 연구에서 열 제약 때문에 정확도를 깎아야 했습니다 (DOI: 10.3390/jlpea10010010). 크기는 완전히 다르지만 제약의 문법은 하나입니다. 전력 예산이 있고, 그 안에서 무엇을 할지 골라야 합니다. 2000년대 중반 클럭 표시가 더 이상 오르지 않으면서 시작된 일이, 이 글이 인용한 가장 늦은 문헌에서도 출발점으로 남아 있습니다.

근거 논문

다크 실리콘과 데너드 스케일링의 붕괴

• "Power Limitations and Dark Silicon Challenge the Future of Multicore," ACM Transactions on Computer Systems (2012) — DOI: 10.1145/2324876.2324879 — ITRS·보수적 가정 두 벌과 150여 프로세서 파레토 프론티어 위에서, 특정 병렬 워크로드 기준 22 nm 21%·8 nm 50% 초과 소등 예측.
• "Dark silicon and the end of multicore scaling," ACM SIGARCH Computer Architecture News (2011) — DOI: 10.1145/2024723.2000108 — 위 연구의 학회 버전. 같은 전환점을 "2005년 이후"로 적어 시점조차 흔들림을 보여 준다.
• "Why is Silicon getting 'Dark'?" (2023) — DOI: 10.31219/osf.io/cq4nf (프리프린트) — 다크 실리콘 정의와 원인(회로 전력이 미세화만큼 줄지 않음), 명명 경위.
• "Identificação Automática de Dark Silicon em Processadores Multicore," SSCAD (2015) — DOI: 10.5753/wscad.2015.14275 — 탐색 도구로 90 nm~22 nm 실제 멀티코어에서 추정. 값이 공정 의존적임을 전제.
• "Reliability-Aware Voltage Scaling of Multicore Processors in Dark Silicon Era," Advances in Parallel Computing (2018) — DOI: 10.3233/978-1-61499-882-2-242 — 암달 법칙 모델 + 신뢰성·메모리 오버헤드. 다크 실리콘 양을 입력 파라미터로 놓는다.
• "Resource Sharing Centric DVFS for CMP Cores, Uncore, and Memory," ACM TODAES (2016) — DOI: 10.1145/2897394 — 데너드 붕괴 이후에도 칩 전력밀도 난제는 남았다는 진단. PARSEC 시뮬레이션 에너지 47%↓.
• "Performance analysis of multicore processors using multi-scaling techniques," IJECE (2023) — DOI: 10.11591/ijece.v13i3.pp3079-3087 — 칩당 전력 예산은 오르지 않았는데 코어당 전력은 천천히만 줄었다는 비대칭.
• "Efficient scaling of out-of-order processor resources" — DOI: 10.17918/etd-6322 — 실제 열·스레드 제약 아래에서는 코어를 늘려도 상응하는 성능 향상이 없다.

전압·문턱전압·누설이라는 물리적 벽

• "Technology challenges for ultrasmall silicon MOSFET's," J. Vacuum Science and Technology (1981) — DOI: 10.1116/1.571121 — 인가 전압 축소가 내장 전위 등 작은 전압 항 때문에 어렵다는 1981년의 경고.
• "Intrinsic limits of subthreshold slope in biased bilayer graphene transistor," Applied Physics Letters (2010) — DOI: 10.1063/1.3364142 — 상온 60 mV/decade 볼츠만 한계.
• "Subthreshold Slope of Vertical Graphene Interlayer Tunnel Transistor," Nano (2017) — DOI: 10.1142/s1793292017500692 — 터널 소자도 60 mV/decade 열이온 한계 아래로 못 내려간다.
• "A Comprehensive Analytical Study of Subthreshold Swing for Cylindrical GAA Junctionless FET," ECS Meeting Abstracts (2016) — DOI: 10.1149/ma2016-01/16/995 — 게이트 길이를 늘려도 60 mV/decade 근본 한계 아래로는 줄지 않음.
• "Subthreshold Leakage Current Reduction Technique in Large Scale Integration with SRAM," IJSREM (2022) — DOI: 10.55041/ijsrem17236 — 정적(누설) 전력이 동적 전력과 같거나 커졌다는 역전, 구조·신물질로 해결 불가라는 강한 진술.
• "Analytical modeling ... leakage current and subthreshold swing factor of nanoscale double gate FinFET," Microelectronics International (2009) — DOI: 10.1108/13565360910923188 — 누설을 다이 온도의 함수로 모델링, 공정 편차 민감성.
• "ZrO2 Negative Capacitance FET with Sub-60 Subthreshold Swing Behavior" (2020) — DOI: 10.21203/rs.3.rs-77514/v1 (프리프린트) — ±1 V 게이트 전압 범위에서 45.06 mV/decade. 동료심사 전 프리프린트(Research Square).
• "Nanomaterials for Next-Generation Semiconductors," Applied and Computational Engineering (2025) — DOI: 10.54254/2755-2721/2026.ka30036 — 치솟는 전력밀도, 실험실 6 mV/decade 시연과 양산 이전 사이의 미해결 간극.

아키텍처의 대응 — 멀티코어·DVFS·이종 코어

• "The Multicore Transformation Closing Statement," Ubiquity (2014) — DOI: 10.1145/2618409 — 순차에서 병렬로의 이행이 2014년 시점에 "절반쯤"이라는 진단.
• "GPGPU Power Estimation with Core and Memory Frequency Scaling," ACM SIGMETRICS PER (2017) — DOI: 10.1145/3152042.3152066 — 400~1000 MHz 19개 커널, 평균 13.2% 절감·성능 손실 10% 이내.
• "Maximizing Power Efficiency with Asymmetric Multicore Systems," Queue (2009) — DOI: 10.1145/1647300.1658422 — 비대칭 멀티코어가 상당한 전력 절감을 "약속한다"는 초기 제안.
• "A Case Study of Energy Efficiency on a Heterogeneous Multi-Processor," ACM SIGMETRICS PER (2017) — DOI: 10.1145/3152042.3152065 — 성능을 맞추면 9개 중 5개 워크로드에서 큰 코어가 대등하거나 더 효율적.
• "Understanding Power Gating Mechanism ... in the Dark Silicon Era," IJEEE (2024) — DOI: 10.37917/ijeee.20.2.24 — 코어별 전원 차단. PARSEC 기준 직전 연구 대비 37%, 기본 거버너 대비 110% 개선.
• "Thermal Safe Power Constrained Dynamic Mapping for Heterogeneous Multicore System," JCSC (2024) — DOI: 10.1142/s0218126624502785 — DVFS가 냉각을 얻는 대신 성능을 온전히 못 쓰게 만든다는 문제의식.

문턱전압 근처 동작과 특화 가속기

• "A Survey of Architectural Techniques for Near-Threshold Computing," ACM JETC (2015) — DOI: 10.1145/2821510 — "에너지 효율이 이제 성능 확장의 가장 큰 장애물". 이득과 편차·고장률이라는 대가.
• "Near-Threshold Voltage Design Techniques for Heterogenous Manycore SoCs," JLPEA (2020) — DOI: 10.3390/jlpea10020016 — 에너지 효율 정점은 문턱전압 근처. 32/22/14 nm 네 개 시험 칩에서 실질 이득.
• "Design of a Heterogeneous, Near-Threshold Computing VLSI Architecture," IJIRSET (2025) — DOI: 10.15680/ijirset.2025.1412108 — 28 nm FD-SOI 시뮬레이션, 0.5 V에서 128 GOPS/98 mW, 에너지 효율 5.8배.
• "An ASIC Accelerator for QNN with Variable Precision and Tunable Energy-Efficiency" (2023) — DOI: 10.36227/techrxiv.23681922 (프리프린트) — 같은 TSMC 40 nm 공정에서 곱셈-누산 기반 대비 분류당 에너지 효율 30~50배. 동료심사 전 프리프린트(TechRxiv).
• "RLReconfigurer: RL-Driven Runtime FPGA Accelerator Reconfiguration" (2026) — DOI: 10.2139/ssrn.6309151 (프리프린트) — 설계 시점 고정 파라미터의 한계, 정적 8비트 대비 3.2배(5.7 TOPS/W). 동료심사 전 프리프린트(SSRN).
• "Accelerator pool: accelerator sharing architecture for energy efficiency," Discover Applied Sciences (2025) — DOI: 10.1007/s42452-025-07388-1 — 멈출 수 없는 가속기의 저부하 낭비, 최대 64.3% 감소, 고활용 응용에선 이득 제한.
• "SORT-AI: Accelerator Runtime Coherence in Heterogeneous AI Inference Infrastructure" (2026) — DOI: 10.20944/preprints202603.1614.v1 (프리프린트) — 계층 간 비정합 불안정, 고전 지표로는 포착 불가. 처방이 아닌 분석 틀임을 명시. 동료심사 전 프리프린트.
• "Imitation Learning-Based Performance-Power Trade-Off Uncore Frequency Scaling Policy," Sensors (2023) — DOI: 10.3390/s23031449 — 최적화 목표를 와트당 성능으로 옮긴 이유.

열·냉각과 그 한계

• "Effect of Thermal Contact Resistance on Optimum Mini-Contact TEC Cooling of On-Chip Hot Spots," ASME InterPACK (2009) — DOI: 10.1115/interpack2009-89289 — 온칩 국소 핫스팟 열유속 1 kW/cm² 접근·초과, 열전 냉각기는 부착 열저항에 제약.
• "Energy-efficient thermal management of 11 kW multi-chip arrays ..." (2026) — DOI: 10.2139/ssrn.6464486 (프리프린트) — 열시험 장치에서 패키지 11 kW 이상을 접합 90℃ 이하, 최대 열유속 377 W·cm⁻². 동료심사 전 프리프린트(SSRN).
• "Thermal Power of Mobile Application Processor," ISM (2012) — DOI: 10.4071/isom-2012-wp34 — 모바일은 팬을 쓸 공간이 없고 기준이 케이스 표면 온도. 폼팩터별 차이의 근거.
• "Efficacy of Topology Scaling for Temperature and Latency Constrained Embedded ConvNets," JLPEA (2020) — DOI: 10.3390/jlpea10010010 — 연속 추론에서 열 제약이 정확도 손실을 강제, 모델 축소로도 온도가 안 잡힘.
• "PENGEMBANGAN SISTEM AUTOMATIC WORKLOAD THROTTLING ...," Rabit (2026) — DOI: 10.36341/rabit.v11i2.8063 — 노트북급 프로세서 두 종에서 온도가 90~95℃ 근접, 적응 제어의 미완성을 인정.