왜 클럭은 4GHz에서 멈췄나 — 다크 실리콘과 전력의 벽

왜 이 논쟁인가

컴퓨터를 오래 써 온 사람이라면 이상한 정체를 눈치챘을 것이다. 1990년대와 2000년대 초반의 CPU는 세대가 바뀔 때마다 동작 속도가 눈에 띄게 올랐다. 그런데 어느 순간부터 그 상승이 멈췄고, 대신 "코어 몇 개"가 광고 문구의 앞자리를 차지했다.

전환 시점은 학계가 또렷하게 짚어 준다. 한 대규모 스케일링 연구는 2004년 이후 프로세서 설계자들이 단일 코어 성능을 높이는 대신 코어 수를 늘리는 쪽으로 방향을 틀었다고 서술한다 (DOI: 10.1145/2324876.2324879). 흥미롭게도 같은 연구의 학회 버전은 같은 문장을 "2005년 이후"로 적었다 (DOI: 10.1145/2024723.2000108). 전환의 해조차 문헌 안에서 한 해씩 흔들린다는 사실은, 앞으로 다룰 모든 숫자를 어떤 태도로 읽어야 하는지를 미리 알려 준다.

이 글의 질문은 하나다. 무엇이 멈춘 것인가. 널리 퍼진 답은 "무어의 법칙이 끝나서"다. 이 글은 그 답이 부정확하며 실제로 멈춘 것은 전력이라는 논지를 문헌으로 쌓고, 그 과정에서 아직 합의되지 않은 지점을 얼버무리지 않고 드러낸다. 미리 밝혀 둔다. 이 주제에서 유통되는 수치의 상당수는 특정 공정 모델·워크로드·아키텍처 가정 위에서만 성립하는 값이며, 가정이 바뀌면 값도 바뀐다.

통념: 클럭이 멈춘 건 무어의 법칙이 끝나서다

가장 흔한 설명은 이렇다. 공정 미세화가 한계에 부딪혔고, 트랜지스터를 더 못 넣게 됐으며, 그래서 성능이 정체됐다는 것이다. 깔끔하고 직관적이다. 그리고 부분적으로만 맞다.

미세화가 물리적 난관에 봉착한 것은 사실이다. 실리콘 CMOS가 게이트 길이 10 nm 영역에 다가가면서 단채널 효과, 치솟는 전력밀도, 배선 지연이 성능·전력·면적의 전통적 이득을 갉아먹는다는 진단은 최신 리뷰에도 나온다 (DOI: 10.54254/2755-2721/2026.ka30036). 그런데 이 문장을 자세히 보면, 미세화의 난관 목록 한가운데에 이미 "전력밀도"가 들어와 앉아 있다.

반전: 트랜지스터는 계속 늘었다, 멈춘 것은 전력이다

통념이 무너지는 지점은 여기다. 트랜지스터 예산은 그 뒤로도 계속 늘었다. 앞서 인용한 스케일링 연구의 문장을 다시 읽어 보자. 설계자들은 "무어의 법칙 스케일링을 활용하기 위해 코어 수를 늘렸다" (DOI: 10.1145/2324876.2324879). 다크 실리콘을 실제 멀티코어 프로세서에서 정량화하려 한 한 연구도 같은 전제 위에 서 있다. 현대 프로세서 설계는 "무어의 법칙에 따른 성능 진화를 계속하기 위해 최대 클럭으로 쓸 수 있는 칩 면적을 줄여 왔다"는 것이다 (DOI: 10.5753/wscad.2015.14275).

면적은 있는데 최대 속도로 쓸 수가 없다. 답은 전력이다. 한 멀티코어 성능 분석은 이 사정을 한 문장으로 요약한다. 칩당 전력 예산은 오르지 않았는데, 코어당 전력 소비는 아주 천천히만 줄었다 (DOI: 10.11591/ijece.v13i3.pp3079-3087). 위쪽 뚜껑은 고정돼 있고 아래쪽 비용은 기대만큼 안 내려갔다. 그 간극이 이 글의 주제다.

이 붕괴에는 이름이 있다. 데나드 스케일링의 실패다. 데나드 스케일링이란 트랜지스터를 작게 만들 때 전압도 함께 낮추면 단위 면적당 전력 — 전력밀도 — 이 대체로 유지된다는 관계를 말한다. 이 관계가 살아 있는 동안에는 더 작게, 더 많이, 더 빠르게가 동시에 가능했다. 그 관계가 깨졌다. 학계는 멀티코어로의 전환 자체가 데나드 스케일링 실패에 대한 부분적 대응이었으며, 같은 실패가 이제 멀티코어 스케일링마저 제약할 수 있다고 본다 (DOI: 10.1145/2324876.2324879). 10여 년 뒤의 전력관리 연구도 같은 진단에서 출발한다. "데나드 붕괴 이후 성능 성장은 주로 코어 수 확장에 의존해 왔지만, 칩 전력밀도의 난제는 여전히 남아 있다" (DOI: 10.1145/2897394).

그 결과가 다크 실리콘(dark silicon)이다. 전력 소비 제약 때문에 전원을 넣어 켤 수 없는 실리콘 칩 위의 영역을 가리킨다. 미세화가 진행될수록 이 영역은 다이 위에 생겨나고 더 커진다. 이유는 명료하다. 칩 위 회로의 전력 소비가 공정 미세화만큼 줄어들지 않기 때문이다. 코어가 작아져도 전력이 그만큼 작아지지 않으니 칩에 실을 수 있는 코어 수는 점점 줄어든다. 이름은 천체물리학의 암흑물질을 연상시키지만, 여기서 어둠은 전력에 관한 것이다 (DOI: 10.31219/osf.io/cq4nf). 다른 문헌은 같은 현상을 "전력·열 제약이 칩의 상당 면적을 활용 불가 상태로 만든다"고 표현한다 (DOI: 10.3233/978-1-61499-882-2-242).

메커니즘: 왜 전압을 더 낮출 수 없나

데나드의 관계가 성립하려면 미세화와 함께 전압이 같이 내려가야 한다. 왜 못 내려가는가.

① 전압 자체가 안 내려간다 — 1981년에 이미 나온 경고

이 문제는 최근의 발견이 아니다. 반도체 소자를 0.5 마이크로미터 수준까지 줄이던 시절의 한 논문은 이미 이렇게 적었다. "인가 전압을 줄이는 것은 어렵다. 접합의 내장 전위를 비롯한 작은 전압 항들이 더 이상 무시할 만하지 않기 때문이다." 같은 글은 소자 치수를 두 배만 더 줄이면 소형화의 근본적 장벽에 닿으리라 경고했다 (DOI: 10.1116/1.571121). 40여 년 전이다.

② 문턱전압을 못 낮춘다 — 실온이 그어 놓은 선

공급 전압을 낮추려면 문턱전압(threshold voltage) — 트랜지스터가 켜지기 시작하는 전압 — 도 함께 낮춰야 한다. 그런데 그러면 트랜지스터가 "꺼진" 상태에서도 새어 나가는 전류, 즉 누설전류(leakage current)가 급격히 커진다.

여기에 물리가 그어 놓은 선이 있다. 트랜지스터를 끄는 효율을 나타내는 지표를 문턱하 기울기(subthreshold swing)라 하고, 전류를 10분의 1로 줄이는 데 필요한 게이트 전압으로 표시한다. 전자가 에너지 장벽을 열적으로 넘어가는 통상적 동작에서는 이 값이 상온에서 60 mV/decade 아래로 내려갈 수 없다. 이 한계는 서로 다른 소자 계열에서 반복 확인된다. 이중층 그래핀 트랜지스터 연구는 이를 "상온의 볼츠만 한계"로 부르고 (DOI: 10.1063/1.3364142), 층간 터널 트랜지스터 연구는 "60 mV/decade 열이온 한계 아래로 내려갈 수 없다"고 결론지으며 (DOI: 10.1142/s1793292017500692), 접합 없는 원통형 트랜지스터의 해석 모델도 게이트 길이를 늘려도 "근본 한계 아래로는 줄일 수 없다"고 적는다 (DOI: 10.1149/ma2016-01/16/995).

전압을 낮추려면 문턱전압을 낮춰야 하고, 문턱전압을 낮추면 누설이 는다. 그 속도에는 물리적 하한이 걸려 있다. 이것이 전압 스케일링이 멈춘 이유의 뼈대다.

③ 누설이 전력의 절반을 넘어섰다

결과는 전력 구성비의 역전이다. 한 회로 설계 리뷰는 CMOS의 전력이 동적·정적으로 나뉘는데 미세화가 진행되면서 누설에 의한 정적 전력이 동적 전력과 같거나 더 커졌다고 정리한다. 더 뼈아픈 대목은 그다음이다. 게이트 누설과 문턱하 누설은 "MOS 구조로도, 새로운 물질을 도입해도 해결되지 않는다" (DOI: 10.55041/ijsrem17236). 특정 리뷰의 강한 표현임을 감안해 읽어야 하지만, 누설이 회피 가능한 부작용이 아니라 구조적 비용으로 취급된다는 점은 분명하다.

누설에는 고약한 성질이 하나 더 있다. 온도에 민감하다는 것이다. FinFET 누설을 해석적으로 모델링한 연구는 누설 전력이 공정 편차에 극도로 민감해 다이마다 큰 편차를 낳고 그것이 다시 다이 간 온도 편차로 이어진다고 보고하며, 누설을 절대 다이 온도의 함수로 다룬다 (DOI: 10.1108/13565360910923188). 뜨거우면 더 새고, 더 새면 더 뜨거워진다.

④ 그래서 열이 벽이 된다

전력이 면적당으로 몰리면 핫스팟이 생긴다. 2009년의 한 열관리 연구는 미세화와 트랜지스터 밀도 증가, 요구되는 고성능이 결합해 "심각한 온칩 핫스팟"을 낳았으며 그 열유속이 1 kW/cm²에 접근하고 때로는 초과한다고 보고했다 (DOI: 10.1115/interpack2009-89289). 이 값은 칩 전체 평균이 아니라 국소 핫스팟의 열유속이라는 조건을 함께 읽어야 한다.

아키텍처의 대응: 다 켤 수 없다면

전력 예산이 고정된 세계에서 설계자들은 무엇을 했는가. 크게 다섯 갈래다.

대응 1 — 멀티코어

클럭을 못 올리면 개수를 늘린다. 다만 이 대응은 문제를 해결한 게 아니라 미뤘다. 멀티코어 전환을 결산한 한 글은 2014년 시점에서 순차에서 병렬로의 이행이 "아마도 절반쯤 왔다"고 진단했다 (DOI: 10.1145/2618409). 더 근본적으로는, 코어를 늘려도 실제 열 제약과 스레드 수준 제약 아래에서는 그에 상응하는 성능 향상이 나오지 않는다 (DOI: 10.17918/etd-6322). 전력의 벽은 코어를 늘려도 그대로 서 있다.

대응 2 — 동적 전압·주파수 조절(DVFS)

다 켤 수 없다면 상황에 따라 전압과 주파수를 실시간으로 낮췄다 올린다. 코어·언코어·메모리의 조절을 묶은 한 정책은 PARSEC 전 시스템 시뮬레이션에서 총 에너지를 47% 이상 줄이면서 성능 저하를 2.3% 미만으로 유지했다고 보고한다 (DOI: 10.1145/2897394). GPU도 비슷하다. 실제 플랫폼에서 400 MHz~1000 MHz 범위로 19개 커널을 측정한 연구는 최적 설정으로 평균 13.2% 절약, 성능 손실 10% 이내를 보고한다 (DOI: 10.1145/3152042.3152066).

숫자는 인상적이지만 조건을 놓치면 안 된다. 모두 특정 벤치마크 위에서, 대개 시뮬레이션이나 단일 플랫폼 측정으로 얻은 값이다. 더 중요한 것은 DVFS가 전력 문제를 푸는 기술이 아니라 배분하는 기술이라는 점이다.

대응 3 — 비대칭·이종 코어

빠른 코어와 느린 코어를 한 칩에 섞는다. 이 아이디어는 "기존 대칭형 멀티코어와 비슷한 성능을 내면서 상당한 전력을 절약할 것을 약속한다"는 표현으로 소개됐다 (DOI: 10.1145/1647300.1658422). 약속이라는 단어가 그대로 쓰인 데는 이유가 있다.

실측은 더 미묘하다. big.LITTLE 구조의 한 이종 프로세서를 EEMBC CoreMark-Pro로 측정한 사례 연구는 두 결과를 함께 내놨다. 각 코어를 최대 성능으로 돌릴 때는 모든 워크로드에서 작은 코어가 더 효율적이었다. 그런데 큰 코어의 클럭을 낮춰 성능을 맞추면, 9개 워크로드 중 5개에서 큰 코어가 작은 코어와 비슷하거나 오히려 더 효율적이었다 (DOI: 10.1145/3152042.3152065). "작은 코어가 언제나 효율적"이라는 직관은 성립하지 않는다. 무엇을 어떤 조건에서 비교하느냐가 결론을 뒤집는다.

여기에 코어별 전원 차단(power gating)이 더해진다. 같은 계열의 이종 플랫폼에서 워크로드 분류로 코어별 잠자기 모드를 관리한 연구는 PARSEC 기준 직전 연구 대비 37%, 기본 거버너 대비 110%까지 효율이 개선됐다고 보고하면서, 자신의 무대를 "다크 실리콘 시대"라고 명시적으로 부른다 (DOI: 10.37917/ijeee.20.2.24).

대응 4 — 문턱전압 근처에서 돌리기

더 과감한 길도 있다. 트랜지스터를 문턱전압 바로 위에서 동작시키는 문턱전압 근처 컴퓨팅(near-threshold computing)이다. 에너지 효율은 공급 전압이 문턱전압에 가까워질 때 정점을 찍기 때문에, 같은 전력 봉투 안에 더 많은 코어를 넣을 수 있게 된다. 상용 공정 32/22/14 nm에 걸친 네 개 시험 칩에서도 실질적 이득이 확인됐다고 보고된다 (DOI: 10.3390/jlpea10020016). 28 nm FD-SOI를 가정한 배치 후 시뮬레이션 기반의 한 이종 구조는 저전력 클러스터를 0.5 V에서 돌려 128 GOPS를 98 mW에 내며 혼합 워크로드에서 에너지 효율 5.8배 개선을 주장한다 (DOI: 10.15680/ijirset.2025.1412108).

그러나 대가가 있다. 이 분야를 정리한 서베이는 문턱전압 근처 동작이 매개변수 편차 증가, 고장률 증가, 성능 손실을 함께 가져온다고 명시한다 (DOI: 10.1145/2821510). 전압을 낮출수록 트랜지스터는 제조 편차와 잡음에 취약해진다. 공짜 점심은 없다.

대응 5 — 필요한 것만 켠다, 전용 가속기

마지막 대응이 오늘날 가장 지배적이다. 다 켤 수 없다면 그 순간 필요한 회로만 켠다. 나머지는 어둡게 둔다. 다크 실리콘을 결함이 아니라 설계 전제로 받아들이는 발상의 전환이다.

특화의 위력은 크다. 양자화 신경망 추론용 ASIC 가속기 하나는 같은 TSMC 40 nm 저전력 공정에서 통상적 곱셈-누산 기반 설계 대비 분류 한 건당 에너지 효율이 30~50배라고 보고한다. 성능·면적·정확도 손해가 없었고, 전압 스케일링이나 근사 연산 없이 얻은 결과라는 점을 저자들은 강조한다 (DOI: 10.36227/techrxiv.23681922). 다만 이 수치는 동료심사를 거치지 않은 프리프린트의 자기보고 값이라, 독립 검증을 거친 값으로 읽으면 안 된다. 같은 공정, 같은 기능, 다른 구조 — 주장대로라면 그 차이만으로 수십 배다.

논쟁 1 — 다크 실리콘은 얼마나 심각한가

여기서부터가 이 글의 핵심이다. 다크 실리콘의 심각도는 연구마다 다르게 추정되고, 그 차이는 대체로 가정에서 온다.

가장 널리 인용되는 추정은 앞서의 스케일링 연구에서 나왔다. 이 연구는 22 nm에서 고정 크기 칩의 21%를 꺼 두어야 하고, 8 nm에서는 그 비율이 50%를 넘는다고 예측했다. 나아가 2024년까지 자신들이 검토한 토폴로지 전반에서 평균 7.9배의 속도 향상만 가능하며, 이는 세대마다 성능 2배라는 목표에서 약 24배 모자란다고 계산했다 (DOI: 10.1145/2324876.2324879).

이 숫자를 인용할 때 반드시 함께 말해야 할 조건이 있다. 이 값들은 (1) ITRS 로드맵 예측과 그보다 보수적인 소자 스케일링 파라미터 두 벌의 공정 가정 위에서, (2) 150개가 넘는 실제 프로세서 측정치로 만든 면적/성능·전력/성능 파레토 프론티어를 단일 코어 모델로 삼아, (3) 성능 상한과 코어 전력 하한이라는 낙관·비관을 섞은 모델로, (4) CPU형과 GPU형, 대칭·비대칭·동적·합성 토폴로지라는 특정 구성 집합에 대해, (5) 특정 병렬 워크로드 묶음에서 계산된 것이다. 조건을 떼면 이 숫자는 의미를 잃는다.

다른 방법론은 다른 그림을 그린다. 한 연구는 예측 모델 대신 탐색 도구로 실제 제작된 멀티코어 프로세서들(90 nm~22 nm 공정)을 대상으로 다크 실리콘 양을 식별·추정했고, 다크 실리콘이 사용된 기술 공정에 의존하는 상황임을 전제로 삼는다 (DOI: 10.5753/wscad.2015.14275). 또 다른 연구는 암달의 법칙에 기반한 멀티코어 모델에 신뢰성 문제와 메모리 오버헤드를 얹은 뒤, "서로 다른 다크 실리콘 양"을 입력 파라미터로 놓고 전압·주파수 조절 전략을 탐색한다 (DOI: 10.3233/978-1-61499-882-2-242). 마지막 사례가 특히 시사적이다. 이 연구에서 다크 실리콘 비율은 측정된 값이 아니라 가정된 값이다.

정리하면 장기 외삽 모델·도구 기반 실측 추정·해석적 모델이 공존하고, 각각이 다른 종류의 숫자를 낸다. 어떤 비율을 만나든 물어야 할 질문은 하나다. 어느 공정 노드, 어느 워크로드, 어느 모델의 값인가.

논쟁 2 — 특화가 답인가

30~50배를 보면 답은 자명해 보인다. 그러나 특화에는 청구서가 따라온다.

첫째, 범용성을 내준다. 특화의 이득은 정해진 연산에서만 나오고, 워크로드가 바뀌면 하드웨어가 못 따라간다. 그래서 최근 연구는 실행 중에 구성을 바꾸는 쪽으로 간다. 한 FPGA 연구는 기존 가속기들이 설계 시점에 고정된 비트폭·병렬도·클럭을 쓰기 때문에 변화하는 워크로드에 적응할 수 없다고 지적하고, 강화학습으로 계층마다 구성을 실시간 선택해 정적 8비트 기준선 대비 에너지 효율 3.2배(5.7 TOPS/W)를 정확도 손실 1.3% 이내로 얻었다고 보고한다 (DOI: 10.2139/ssrn.6309151 — 동료심사 전 프리프린트). 보고된 이득이 사실이라 해도, 그 대가로 런타임 학습 에이전트라는 복잡도를 짊어졌다는 점도 함께 봐야 한다.

둘째, 놀고 있는 가속기도 전력을 먹는다. 가용성 요구가 엄격한 응용에서는 가속기를 멈추거나 재시작할 수 없어 저부하 시간대에도 상당한 전력이 낭비된다 (DOI: 10.1007/s42452-025-07388-1). 같은 연구는 가속기를 서버 경계 너머로 묶어 운용 대수를 최대 64.3%까지 줄일 수 있다는 시뮬레이션 결과를 내놓으면서도, 활용률이 일관되게 높은 응용에서는 이득이 제한적이라고 스스로 못박는다.

셋째, 이종성 자체가 새로운 불안정을 만든다. 대규모 AI 추론 인프라를 분석한 한 연구는, 서로 다른 세대의 가속기·분산된 서빙 경로·가상화 계층이 뒤섞이면서 개별 부품의 고장이 아니라 계층 간 비정합에서 오는 불안정이 나타난다고 주장한다. 더 뼈아픈 지적은 활용률·평균 지연·초당 토큰 같은 고전적 지표가 각 계층을 따로 보기 때문에 이런 구조적 효과를 아예 포착하지 못한다는 것이다 (DOI: 10.20944/preprints202603.1614.v1). 다만 이 글은 동료심사 전 프리프린트이고, 자신의 기여가 처방이 아니라 분석 틀임을 스스로 명시한다. 문제 제기까지가 현재 위치다.

넷째, 소프트웨어 부채가 남는다. 멀티코어 전환조차 2014년에 "절반쯤"이었다면 (DOI: 10.1145/2618409), 이종 가속기를 다루는 프로그래밍 모델은 그보다 뒤에 있다고 보는 편이 안전하다.

논쟁 3 — 냉각과 패키징으로 얼마나 벌 수 있나

전력이 벽이라면 열을 더 빼내면 되지 않는가. 이 방향의 성과는 인상적이다.

데이터센터 쪽에서는 AI·고성능 컴퓨팅의 요구가 열설계전력을 10 kW 규모로 밀어 올렸다는 진단 아래, 산호 형태에서 착안한 계층적 매립 냉각 구조가 실제 열시험 장치 실험에서 패키지 총 전력 11 kW 이상을 접합부 최고온도 90℃ 이하로 처리했다고 보고된다(최대 열유속 377 W·cm⁻², 동료심사 전 프리프린트) (DOI: 10.2139/ssrn.6464486). 국소 핫스팟용 소형 열전 냉각기는 부착 자체가 만드는 열저항에 제약된다 (DOI: 10.1115/interpack2009-89289).

문제는 이 이득이 폼팩터마다 완전히 다르다는 점이다. 모바일 응용 프로세서를 다룬 한 논문이 대비를 선명하게 보여 준다. 데스크톱과 서버는 히트싱크·히트파이프·냉각팬을 감당할 수 있지만 모바일 기기는 내부 공간이 제한돼 그런 방식을 쓸 수 없다. 판단 기준도 다르다. 모바일 기기는 사람 피부에 닿기 때문에 최대 접합 온도가 아니라 케이스 표면 최고 온도가 열성능을 규정한다 (DOI: 10.4071/isom-2012-wp34). 냉각으로 벌 여지는 서버에서 크고, 손안의 기기에서는 거의 없다.

냉각이 부족하면 성능이 깎인다. 노트북급 프로세서 두 종에서 온도 기반 부하 조절을 시험한 연구는 한쪽에서 온도가 여러 차례 90~95℃ 구간에 근접했고 적응 제어가 더 정교해져야 한다고 정직하게 적는다 (DOI: 10.36341/rabit.v11i2.8063). 더 인상적인 사례는 임베디드 신경망 추론이다. 상용 저전력 CPU에서 두 영상 분류 모델을 연속 추론시킨 연구는 지연 제약은 만족시켰지만 열 제약이 강제한 심각한 정확도 손실을 치러야 했고, 모델 구조를 줄이는 것으로는 온도가 임계치에 닿는 것을 막지 못했다고 보고한다 (DOI: 10.3390/jlpea10010010). 전력의 벽은 추상적 제약이 아니라 사용자가 받아 보는 답의 정확도까지 내려와 있다.

열이 아키텍처 결정 자체를 지배하기도 한다. 이종 멀티코어의 스레드 배치를 열 안전 전력 제약 아래 동적으로 조정한 연구는, 통상적 대응책인 DVFS가 냉각을 얻는 대신 시스템이 자기 성능을 온전히 활용하지 못하게 만든다는 문제의식에서 출발한다 (DOI: 10.1142/s0218126624502785).

논쟁 4 — 이미 극복된 문제인가, 여전히 지배적인 제약인가

이 대립은 문헌 안에 그대로 살아 있다.

"여전히 지배적"이라는 쪽. 다크 실리콘을 개관한 글은 이 문제가 대칭형 멀티코어 시대의 종말을 가져오며 코어 수 증가 시대가 "끝나가고 있다"고까지 적는다 (DOI: 10.31219/osf.io/cq4nf). 더 강력한 간접 증거는 최근 문헌의 어법이다. 2018년 연구는 전력·열 제약이 칩 면적을 놀리는 상황을 출발 조건으로 삼고 (DOI: 10.3233/978-1-61499-882-2-242), 2024년 연구는 아예 자신의 무대를 "다크 실리콘 시대"라 부르며 (DOI: 10.37917/ijeee.20.2.24), 같은 해의 또 다른 연구는 코어가 늘수록 칩 온도가 올라 성능에 악영향을 준다는 문장으로 시작한다 (DOI: 10.1142/s0218126624502785). 문제가 풀렸다면 이렇게 계속 전제될 이유가 없다.

"상당히 완화됐다"는 쪽. 문턱전압 근처 동작은 에너지 효율의 다중 배수 개선을 약속하고 (DOI: 10.1145/2821510), 상용 공정 세 세대의 시험 칩들은 그 이득이 무어의 법칙과 함께 잘 확장된다고 보고한다 (DOI: 10.3390/jlpea10020016). 특화는 같은 공정에서 수십 배를 낸다고 보고된다(프리프린트 자기보고) (DOI: 10.36227/techrxiv.23681922). 고정된 전력 봉투 안에서 켤 수 있는 유용한 연산의 양 자체가 크게 늘었다.

정직한 결론은 이렇다. 두 진영은 사실 다른 것을 측정하고 있다. 앞쪽은 칩 면적 중 동시에 켤 수 없는 비율을, 뒤쪽은 주어진 전력으로 얻는 유용한 연산량을 말한다. 전자는 여전히 제약이고 후자는 크게 개선됐다. 그리고 어떤 문헌도 최신 공정에서 다크 실리콘 비율이 지금 얼마인지를 측정한 값을 내놓지 않는다. 그래서 이 글도 그 숫자를 말하지 않는다.

아직 답이 없는 것들

• 현재 비율을 모른다. 널리 인용되는 21%/50% 이상은 2011~2012년 시점에서 22 nm와 8 nm를 향해 쏜 예측이며, 특정 공정 모델과 워크로드 집합 위의 값이다.
• 문턱전압 근처 동작의 신뢰성 비용이 정량화되지 않았다. 매개변수 편차·고장률 증가는 서베이가 명시한 문제지만 (DOI: 10.1145/2821510), 그 비용을 에너지 이득과 같은 저울에 올리는 표준적 방법은 없다.
• 60 mV/decade의 벽에 예외가 있는가. 강유전체를 이용한 소자에서 ±1 V 게이트 전압 범위에서 45.06 mV/decade가 보고됐고(동료심사 전 프리프린트) (DOI: 10.21203/rs.3.rs-77514/v1), 2차원 물질 채널 소자에서는 6 mV/decade라는 실험실 수치가 리뷰에 인용된다. 다만 같은 리뷰가 웨이퍼 규모 균일성과 장기 신뢰성이 미해결이며 실험실 시연과 300 mm 양산 이전 사이에 결정적 간극이 있다고 못박는다 (DOI: 10.54254/2755-2721/2026.ka30036).
• 특화의 총비용이 계산되지 않았다. 30~50배라는 에너지 이득이 프리프린트에서 제시되지만 (DOI: 10.36227/techrxiv.23681922), 그것을 얻기 위한 설계·검증·프로그래밍·수명 비용은 같은 단위로 집계되지 않는다.
• 결론이 벤치마크에 매여 있다. 이 글이 인용한 수치들은 PARSEC, EEMBC, 특정 GPU 커널 집합, 특정 영상 분류 모델 위에서 나왔다. 워크로드가 바뀌면 순위도 바뀔 수 있다.

의의: 성능의 의미가 바뀌었다

클럭이 멈춘 자리에서 진짜로 일어난 일은, 성능이라는 말의 정의가 바뀐 것이다.

한 서베이의 첫 문장이 이 전환을 압축한다. "에너지 효율은 이제 모든 종류의 컴퓨팅 시스템에서 성능을 확장하는 데 있어 가장 큰 장애물이 되었다" (DOI: 10.1145/2821510). 장애물이 성능 그 자체가 아니라 에너지 효율이라는 진술이다. 최적화의 대상도 따라 옮겨 갔다. 언코어 주파수 조절 정책을 다룬 한 연구는 목표를 성능도 전력도 아닌 와트당 성능으로 명시적으로 옮겼는데, 이유가 인상적이다. 전력 일부를 아끼면서 그보다 더 큰 비율의 성능을 잃는 일을 피하기 위해서라는 것이다 (DOI: 10.3390/s23031449).

이것이 다크 실리콘이 남긴 진짜 유산이다. 트랜지스터는 여전히 늘어난다. 다만 전부 동시에 켤 수 없으므로 설계의 질문은 "얼마나 빨리 도는가"가 아니라 "주어진 전력으로 무엇을 하는가"가 됐다. 어두운 실리콘은 낭비가 아니라 선택의 여지다.

그리고 이 질문은 칩 밖으로도 번졌다. 데이터센터의 열설계전력이 10 kW 규모를 향하고 (DOI: 10.2139/ssrn.6464486 — 프리프린트), 손안의 기기는 사람 피부에 닿는 온도로 성능이 규정되며 (DOI: 10.4071/isom-2012-wp34), 임베디드 추론은 열 제약 때문에 정확도를 깎는다 (DOI: 10.3390/jlpea10010010). 스케일은 완전히 다르지만 제약의 문법은 하나다. 전력 예산이 있고, 그 안에서 무엇을 할지 골라야 한다. 20년 전 4 GHz 언저리에서 클럭 표시가 더 이상 오르지 않게 됐을 때 시작된 일이, 지금 컴퓨팅의 모든 층위에서 계속되고 있다.

근거 논문

다크 실리콘과 데나드 스케일링의 붕괴

• "Power Limitations and Dark Silicon Challenge the Future of Multicore," ACM Transactions on Computer Systems (2012) — DOI: 10.1145/2324876.2324879 — ITRS·보수적 가정 두 벌과 150여 프로세서 파레토 프론티어 위에서, 특정 병렬 워크로드 기준 22 nm 21%·8 nm 50% 초과 소등 예측.
• "Dark silicon and the end of multicore scaling," ACM SIGARCH Computer Architecture News (2011) — DOI: 10.1145/2024723.2000108 — 위 연구의 학회 버전. 같은 전환점을 "2005년 이후"로 적어 시점조차 흔들림을 보여 준다.
• "Why is Silicon getting 'Dark'?" (2023) — DOI: 10.31219/osf.io/cq4nf — 다크 실리콘 정의와 원인(회로 전력이 미세화만큼 줄지 않음), 명명 경위.
• "Identificação Automática de Dark Silicon em Processadores Multicore," SSCAD (2015) — DOI: 10.5753/wscad.2015.14275 — 탐색 도구로 90 nm~22 nm 실제 멀티코어에서 추정. 값이 공정 의존적임을 전제.
• "Reliability-Aware Voltage Scaling of Multicore Processors in Dark Silicon Era," Advances in Parallel Computing (2018) — DOI: 10.3233/978-1-61499-882-2-242 — 암달 법칙 모델 + 신뢰성·메모리 오버헤드. 다크 실리콘 양을 입력 파라미터로 놓는다.
• "Resource Sharing Centric DVFS for CMP Cores, Uncore, and Memory," ACM TODAES (2016) — DOI: 10.1145/2897394 — 데나드 붕괴 이후에도 칩 전력밀도 난제는 남았다는 진단. PARSEC 시뮬레이션 에너지 47%↓.
• "Performance analysis of multicore processors using multi-scaling techniques," IJECE (2023) — DOI: 10.11591/ijece.v13i3.pp3079-3087 — 칩당 전력 예산은 오르지 않았는데 코어당 전력은 천천히만 줄었다는 비대칭.
• "Efficient scaling of out-of-order processor resources" — DOI: 10.17918/etd-6322 — 실제 열·스레드 제약 아래에서는 코어를 늘려도 상응하는 성능 향상이 없다.

전압·문턱전압·누설이라는 물리적 벽

• "Technology challenges for ultrasmall silicon MOSFET's," J. Vacuum Science and Technology (1981) — DOI: 10.1116/1.571121 — 인가 전압 축소가 내장 전위 등 작은 전압 항 때문에 어렵다는 1981년의 경고.
• "Intrinsic limits of subthreshold slope in biased bilayer graphene transistor," Applied Physics Letters (2010) — DOI: 10.1063/1.3364142 — 상온 60 mV/decade 볼츠만 한계.
• "Subthreshold Slope of Vertical Graphene Interlayer Tunnel Transistor," Nano (2017) — DOI: 10.1142/s1793292017500692 — 터널 소자도 60 mV/decade 열이온 한계 아래로 못 내려간다.
• "A Comprehensive Analytical Study of Subthreshold Swing for Cylindrical GAA Junctionless FET," ECS Meeting Abstracts (2016) — DOI: 10.1149/ma2016-01/16/995 — 게이트 길이를 늘려도 60 mV/decade 근본 한계 아래로는 줄지 않음.
• "Subthreshold Leakage Current Reduction Technique in Large Scale Integration with SRAM," IJSREM (2022) — DOI: 10.55041/ijsrem17236 — 정적(누설) 전력이 동적 전력과 같거나 커졌다는 역전, 구조·신물질로 해결 불가라는 강한 진술.
• "Analytical modeling ... leakage current and subthreshold swing factor of nanoscale double gate FinFET," Microelectronics International (2009) — DOI: 10.1108/13565360910923188 — 누설을 다이 온도의 함수로 모델링, 공정 편차 민감성.
• "ZrO2 Negative Capacitance FET with Sub-60 Subthreshold Swing Behavior" (2020) — DOI: 10.21203/rs.3.rs-77514/v1 — ±1 V 게이트 전압 범위에서 45.06 mV/decade. 동료심사 전 프리프린트(Research Square).
• "Nanomaterials for Next-Generation Semiconductors," Applied and Computational Engineering (2025) — DOI: 10.54254/2755-2721/2026.ka30036 — 치솟는 전력밀도, 실험실 6 mV/decade 시연과 양산 이전 사이의 미해결 간극.

아키텍처의 대응 — 멀티코어·DVFS·이종 코어

• "The Multicore Transformation Closing Statement," Ubiquity (2014) — DOI: 10.1145/2618409 — 순차에서 병렬로의 이행이 2014년 시점에 "절반쯤"이라는 진단.
• "GPGPU Power Estimation with Core and Memory Frequency Scaling," ACM SIGMETRICS PER (2017) — DOI: 10.1145/3152042.3152066 — 400~1000 MHz 19개 커널, 평균 13.2% 절감·성능 손실 10% 이내.
• "Maximizing Power Efficiency with Asymmetric Multicore Systems," Queue (2009) — DOI: 10.1145/1647300.1658422 — 비대칭 멀티코어가 상당한 전력 절감을 "약속한다"는 초기 제안.
• "A Case Study of Energy Efficiency on a Heterogeneous Multi-Processor," ACM SIGMETRICS PER (2017) — DOI: 10.1145/3152042.3152065 — 성능을 맞추면 9개 중 5개 워크로드에서 큰 코어가 대등하거나 더 효율적.
• "Understanding Power Gating Mechanism ... in the Dark Silicon Era," IJEEE (2024) — DOI: 10.37917/ijeee.20.2.24 — 코어별 전원 차단. PARSEC 기준 직전 연구 대비 37%, 기본 거버너 대비 110% 개선.
• "Thermal Safe Power Constrained Dynamic Mapping for Heterogeneous Multicore System," JCSC (2024) — DOI: 10.1142/s0218126624502785 — DVFS가 냉각을 얻는 대신 성능을 온전히 못 쓰게 만든다는 문제의식.

문턱전압 근처 동작과 특화 가속기

• "A Survey of Architectural Techniques for Near-Threshold Computing," ACM JETC (2015) — DOI: 10.1145/2821510 — "에너지 효율이 이제 성능 확장의 가장 큰 장애물". 이득과 편차·고장률이라는 대가.
• "Near-Threshold Voltage Design Techniques for Heterogenous Manycore SoCs," JLPEA (2020) — DOI: 10.3390/jlpea10020016 — 에너지 효율 정점은 문턱전압 근처. 32/22/14 nm 네 개 시험 칩에서 실질 이득.
• "Design of a Heterogeneous, Near-Threshold Computing VLSI Architecture," IJIRSET (2025) — DOI: 10.15680/ijirset.2025.1412108 — 28 nm FD-SOI 시뮬레이션, 0.5 V에서 128 GOPS/98 mW, 에너지 효율 5.8배.
• "An ASIC Accelerator for QNN with Variable Precision and Tunable Energy-Efficiency" (2023) — DOI: 10.36227/techrxiv.23681922 — 같은 TSMC 40 nm 공정에서 곱셈-누산 기반 대비 분류당 에너지 효율 30~50배. 동료심사 전 프리프린트(TechRxiv).
• "RLReconfigurer: RL-Driven Runtime FPGA Accelerator Reconfiguration" (2026) — DOI: 10.2139/ssrn.6309151 — 설계 시점 고정 파라미터의 한계, 정적 8비트 대비 3.2배(5.7 TOPS/W). 동료심사 전 프리프린트(SSRN).
• "Accelerator pool: accelerator sharing architecture for energy efficiency," Discover Applied Sciences (2025) — DOI: 10.1007/s42452-025-07388-1 — 멈출 수 없는 가속기의 저부하 낭비, 최대 64.3% 감소, 고활용 응용에선 이득 제한.
• "SORT-AI: Accelerator Runtime Coherence in Heterogeneous AI Inference Infrastructure" (2026) — DOI: 10.20944/preprints202603.1614.v1 — 계층 간 비정합 불안정, 고전 지표로는 포착 불가. 처방이 아닌 분석 틀임을 명시. 동료심사 전 프리프린트.
• "Imitation Learning-Based Performance-Power Trade-Off Uncore Frequency Scaling Policy," Sensors (2023) — DOI: 10.3390/s23031449 — 최적화 목표를 와트당 성능으로 옮긴 이유.

열·냉각과 그 한계

• "Effect of Thermal Contact Resistance on Optimum Mini-Contact TEC Cooling of On-Chip Hot Spots," ASME InterPACK (2009) — DOI: 10.1115/interpack2009-89289 — 온칩 국소 핫스팟 열유속 1 kW/cm² 접근·초과, 열전 냉각기는 부착 열저항에 제약.
• "Energy-efficient thermal management of 11 kW multi-chip arrays ..." (2026) — DOI: 10.2139/ssrn.6464486 — 열시험 장치에서 패키지 11 kW 이상을 접합 90℃ 이하, 최대 열유속 377 W·cm⁻². 동료심사 전 프리프린트(SSRN).
• "Thermal Power of Mobile Application Processor," ISM (2012) — DOI: 10.4071/isom-2012-wp34 — 모바일은 팬을 쓸 공간이 없고 기준이 케이스 표면 온도. 폼팩터별 차이의 근거.
• "Efficacy of Topology Scaling for Temperature and Latency Constrained Embedded ConvNets," JLPEA (2020) — DOI: 10.3390/jlpea10010010 — 연속 추론에서 열 제약이 정확도 손실을 강제, 모델 축소로도 온도가 안 잡힘.
• "PENGEMBANGAN SISTEM AUTOMATIC WORKLOAD THROTTLING ...," Rabit (2026) — DOI: 10.36341/rabit.v11i2.8063 — 노트북급 프로세서 두 종에서 온도가 90~95℃ 근접, 적응 제어의 미완성을 인정.