판이 휘면 그 위는 소용없다 — 바닥을 유리로 바꾸고 빛을 칩 옆에 앉힌 값

35퍼센트, 그리고 안에서 깨지는 유리

기판은 칩을 얹고 그 아래 회로 기판과 이어 주는 판이고, 그 한가운데에는 판을 뻣뻣하게 버티는 심이 들어 있습니다. 이 심을 수지에서 유리로 바꾸자, 부품을 놓는 자리가 설계값에서 벗어나는 정도, 곧 위치 정확도의 편차가 수지 심을 쓴 판보다 35% 줄었습니다. 열을 받는 동안 판이 굽는 양은 수지 심 판의 절반 이하로 내려갔습니다. 판을 꿰뚫는 구멍에 구리를 빈틈없이 채우는 데도 성공했고, 그 구멍들을 줄줄이 이은 시험 회로의 저항은 신뢰성 시험을 거친 뒤에도 처음 값에서 ±10% 안에 머물렀습니다. 한 기판 회사가 자기 시제품을 재어 학회에 보고한 값들입니다 (DOI: 10.1109/ectc51687.2025.00178, 기판 업체 발표).

같은 논문의 몇 문장 뒤에는 판을 잘라 낼 때 유리 안쪽이 깨진다는 대목이 나옵니다. 저자들이 확인한 원인은 유리와 빌드업 수지(배선층을 쌓으려고 심 위에 바르는 절연 수지)의 열팽창 차이였고, 깨짐은 둘의 경계 근처에서 생겼습니다. 가장자리를 수지로 덧발라 유리에 걸리는 힘을 줄이자, 땜납을 녹여 붙이는 260도 리플로 공정을 거친 뒤에도 그 깨짐을 막을 수 있었습니다 (DOI: 10.1109/ectc51687.2025.00178, 기판 업체 발표).

한 논문 안에 이득과 대가가 몇 문장 간격으로 놓여 있습니다. 이 글은 그 간격을 따라갑니다.

오랫동안 기판은 받침이었습니다. 성능을 정하는 것은 그 위에 무엇을 어떻게 붙이느냐였고, 판은 조각을 떠받치고 신호를 아래로 내려보내면 제 할 일을 다한 것이었습니다. 신호를 장비 밖으로 보내는 일도 패키지의 몫이 아니었습니다. 패키지는 칩을 감싸 보호하고 바깥 회로 기판과 이어 주는 부품 한 덩어리인데, 신호를 빛으로 바꿔 멀리 보내는 일은 장비 앞판에 꽂아 쓰는 광 모듈이 따로 맡았습니다.

인용한 논문들이 걸친 10여 년 동안 그 두 자리가 함께 흔들렸습니다. 그래서 이 글의 이야기는 둘입니다. 하나는 조각들이 올라앉는 바닥, 곧 기판의 심을 유리로 바꾸는 이야기이고, 다른 하나는 패키지 밖으로 나가는 길, 곧 신호를 빛으로 바꾸는 장치를 칩 옆자리로 끌어들이는 이야기입니다. 바닥이 다시 문제가 된 배경을 한 기판 회사는 이렇게 적습니다. 칩이 커지면서 만든 칩 가운데 쓸 수 있는 것의 비율, 곧 수율이 떨어졌고, 그 대안으로 칩을 조각으로 나눠 이어 붙이는 칩렛과 기능이 다른 칩을 한 패키지에 담는 방식이 개발되면서 더 큰 패키지가 요구된다는 것입니다. 그리고 기존 패키지에서는 열팽창이 큰 재료를 쓰는 탓에 부품을 정확한 자리에 얹는 실장 정확도가 문제가 된다고 봅니다 (DOI: 10.1109/ectc51687.2025.00178, 기판 업체 발표). 칩렛, 곧 따로 만들어 한 패키지 안에서 이어 붙이는 실리콘 조각은 「하나로 만들지 않기로 했다」가 다룹니다. 바닥 이야기와 출구 이야기는 서로 다른 문제에서 출발했지만, 뒤에서 유리판에 빛길을 새기는 자리에서 만납니다.

이 글의 숫자는 네 종류입니다. 만들어서 잰 값, 유한요소 해석이 낸 값, 아직 만들지 않은 물건의 목표치, 업체가 자기 기술을 소개한 값입니다. 유한요소 해석은 물체를 잘게 나눈 컴퓨터 모형으로 힘과 열의 흐름을 계산하는 방법입니다. 한 논문이 두 종류를 함께 말하기도 해서, 종류 표시는 논문이 아니라 문장마다 붙였습니다.

판이 휘면 그 위의 정밀도가 소용없다

유기 기판(organic substrate)은 유리섬유 천에 수지를 먹여 굳힌 판을 심으로 삼고, 그 위아래로 배선층을 한 겹씩 쌓아 올린 칩 받침판입니다. 합판을 떠올리면 됩니다. 가운데 심이 두께와 뻣뻣함을 맡고, 배선은 그 심의 양면에 얇게 발라 올린 층에 그립니다. 칩은 맨 위층에 얹히고, 신호는 심을 관통해 반대편 회로 기판까지 내려갑니다.

이 판이 문제가 되는 때는 열이 들어올 때이고, 그때 가장 먼저 보는 값이 있습니다. 열팽창계수(coefficient of thermal expansion, CTE)는 어떤 재료가 1도 데워질 때마다 제 길이의 백만분의 몇만큼 늘어나는지를 적은 값입니다. 그래서 단위가 ppm/°C, 곧 「도당 백만분의 몇」입니다. 문제를 만드는 것은 값 하나보다 두 재료 사이의 차이입니다. 붙여 놓은 두 재료의 값이 다르면 데울 때 한쪽이 더 늘고 식을 때 한쪽이 더 줄어들어, 둘의 경계에 힘이 쌓입니다.

그 힘이 판 전체의 모양으로 드러난 것이 휨입니다. 휨(warpage)은 서로 다른 재료를 겹쳐 붙인 판이 데워졌다 식는 사이 재료마다 다른 만큼 늘고 줄어들어, 평평해야 할 면이 활처럼 굽어 버리는 것입니다. 기판은 서로 다른 재료를 겹쳐 붙인 물건이라 이 성질을 피할 수 없습니다.

휴대기기가 패키지를 더 얇게 요구하면서 휨이 심해졌고, 휨은 칩을 붙이는 접점의 간격을 더 좁히는 일과 접합의 신뢰성에 영향을 줍니다 (DOI: 10.1109/tcpmt.2016.2641164). 접합 간격은 칩과 칩(또는 칩과 판)을 잇는 접점 하나의 중심에서 바로 옆 접점의 중심까지의 거리로, 「사이에 아무것도 끼우지 않는다」가 다루는 값입니다. 판이 굽으면 가장자리 접점이 제대로 닿지 않을 수 있습니다. 위에 아무리 정밀한 조각을 얹어도, 얹히는 자리가 흔들리면 그 정밀도는 쓸 수 없습니다.

열팽창계수를 같게 맞춰 견주면 저열팽창 유리가 유기 심보다 덜 휜다는 측정이 있습니다. 실험은 이랬습니다. 심 두께 100마이크로미터의 유리 기판과 유기 기판을 나란히 준비하고, 유리 쪽은 패널에서 18.4 × 18.4밀리미터 조각으로 잘라 같은 실리콘 칩 조각(다이)을 260도 열압착으로 붙인 뒤, 휨을 빛의 간섭무늬로 쟀습니다. 저열팽창 유리는 같은 열팽창계수를 가진 유기 심보다 휨이 낮았고, 유리의 열팽창계수를 올리면 휨이 늘었습니다. 칩과 판 사이 틈을 메우는 수지(언더필)가 가장자리로 삐져나와 굳은 부분, 곧 필렛의 크기도 얇은 기판의 휨에 영향을 주었고, 휨을 가장 줄이는 최적 크기가 따로 있었습니다 (DOI: 10.1109/tcpmt.2016.2641164, 실측과 모형을 함께 낸 연구).

이 비교의 핵심은 「같은 열팽창계수를 가진 유기 심보다」라는 조건입니다. 열팽창계수를 같게 맞춰 놓았으니 차이는 다른 성질에서 왔을 것입니다. 저자들은 유리가 저열팽창 유기 재료보다 휨을 더 줄일 수 있는 잠재력의 근거로 훨씬 높은 탄성률, 곧 같은 힘을 받아도 덜 휘는 뻣뻣함과 열기계적 안정성을 꼽습니다. 다만 한 장비 업체는 유리의 낮은 휨을 오히려 비교적 낮은 탄성률 덕으로 설명해, 까닭은 논문마다 엇갈립니다 (DOI: 10.4071/001c.74577, 장비 업체 발표).

다른 팀은 다른 자로 쟀습니다. 두께 200마이크로미터 유리를 508 × 508밀리미터 패널에 올려 배선층 네 겹을 쌓고, 지름 100마이크로미터의 관통 구멍으로 앞뒤를 이어 시험 회로를 만들었습니다. 구리 선폭과 간격은 8마이크로미터였습니다. 이 유리의 휨은 같은 200마이크로미터 심 두께의 유기 기판(BT라는 수지 재료) 대비 3배 좋았습니다. 다만 저자들은 마지막에 제조성과 신뢰성에 관한 우려를 개발하고 다듬고 평가하려면 추가 작업이 필요하다고 적었습니다 (DOI: 10.4071/isom-wa15, 2014년 실증).

방금 나온 세 값, 35%와 절반 이하와 3배는 같은 자로 잰 값이 아닙니다. 앞의 둘은 한 기판 회사가 유기 코어와 견준 값이고, 3배는 BT라는 특정 유기 심 재료와 견준 값입니다. 그 앞의 실험은 아예 열팽창계수를 같게 맞춘 뒤 나머지 성질만 견줬습니다. 셋을 한 줄에 놓으면 「유리가 유기보다 얼마나 낫다」는 숫자 하나가 나올 것 같지만, 비교 상대가 셋 다 다릅니다.

비교 상대인 유기 쪽도 그사이 멈춰 있지 않았습니다. 2012년, 한 재료 회사가 스마트폰·태블릿 같은 휴대기기용 얇은 심 재료 두 종을 내놓으며 판과 나란한 방향의 열팽창계수를 2.8~3.3 ppm/°C로 적었습니다. 저자들의 표현으로는 유리섬유 천 자체와 비슷한 수준입니다. 그중 한 종은 휘는 힘에 버티는 정도인 굴곡 탄성률이 상온에서 33~36기가파스칼을 넘었습니다. 패키지 위에 패키지를 겹쳐 쌓는 구조에서 조립 전후의 휨을 재 보니, 이 재료들은 기존 저열팽창 재료보다 휨이 훨씬 낮았습니다 (DOI: 10.1109/ectc.2012.6249048, 재료 업체 발표).

이 사실은 앞의 비교와 어긋나지 않습니다. 유기 심의 열팽창계수는 적어도 그 용도에서는 이미 유리와 겨룰 만한 자리까지 내려와 있었으니, 남은 차이는 열팽창계수 밖의 다른 성질 쪽에 있었습니다. 다만 이것은 2012년 휴대기기용 얇은 심의 이야기입니다. 인공지능용 큰 패키지를 겨냥한 유리 기판 논문들과 같은 자로 잰 것이 아닙니다.

물어야 할 것은 「유리가 유기를 이기는가」보다 「어느 조건에서, 무엇을 기준으로 이기는가」입니다. 유리 심 기판을 개관한 2025년 리뷰는 치수 안정성·열전도·전기 특성에서 유리가 유망하고, 빛을 패키지 안에 들이는 일(뒤에서 볼 공동 패키징)에도 중요할 수 있다고 적은 뒤 곧바로 넘어야 할 병목을 꼽습니다. 유리를 관통하는 전극을 만들고 거기에 금속을 채우는 일, 열팽창계수 불일치, 휨, 그리고 큰 유리판을 다루는 일입니다 (DOI: 10.23919/nordpac65171.2025.11084260, 리뷰).

유리에 구멍을 뚫는 일

유리 관통 전극(through-glass via, TGV)은 유리판을 위아래로 꿰뚫어 낸 구멍에 구리를 채워 만든 수직 배선입니다. 칩을 위아래로 꿰뚫은 구멍에 구리 같은 금속을 채운 실리콘 관통 전극(「계산보다 나르기가 느리다」)과 하는 일이 같습니다. 다른 것은 뚫리는 재료 하나인데, 이 기술의 어려움은 거의 다 그 하나에서 나왔습니다.

유리를 이 자리에 쓰자는 제안은 2012년에 이미 나왔습니다. 인터포저, 곧 여러 칩을 나란히 얹어 놓고 그 사이를 잇는 배선만 촘촘히 깔아 둔 얇은 판(「병목은 계산이 아니었다」)의 재료로 유리를 쓰자는 논문입니다. 출발점은 유기 인터포저는 치수가 불안정하고 실리콘 인터포저는 비싸다는 것이었습니다. 저자들은 700밀리미터 이상의 패널까지 키울 수 있는 얇은 유리 인터포저를 제시하고, 180마이크로미터 두께 유리에 50마이크로미터 간격의 관통 전극이 가능함을 보였습니다. 그리고 작은 관통 구멍을 빠르게 만드는 일이 유리를 인터포저와 시스템 기판으로 채택하는 데 가장 큰 기술적 장벽이었다고 적었습니다 (DOI: 10.1109/tcpmt.2012.2204392).

적어도 구멍을 뚫는 문제에서는 유리라는 재료보다 가공이 걸림돌이었습니다.

2014년에는 그 가공이 크게 빨라졌습니다. 아주 짧은 레이저 펄스로 유리 두께 전체를 한 번에 변형시킨 뒤 그 부분만 약품으로 빠르게 녹여 내는 방식으로, 초당 약 5000개를 뚫을 수 있었습니다. 두께 50~200마이크로미터 유리에서, 녹여 내는 시간에 따라 지름 10~50마이크로미터의 구멍을 5도 미만의 완만한 기울기로 얻었습니다. 같은 논문은 배경에, 구멍에 금속을 입히는 금속화는 대체로 해결됐고 구멍을 만드는 일이 여전히 유리 인터포저의 주된 걸림돌이라고 적었습니다 (DOI: 10.1109/estc.2014.6962711).

이 계열 기술을 상용화한 장비 업체는 510 × 515밀리미터 패널 전체에서 누적 ±5마이크로미터의 위치 정확도를, 지름 대비 깊이의 비율(종횡비) 1:10에서 1:50까지로 낼 수 있다고 밝혔습니다. 이 소개에서 가장 중요한 것은 조건절입니다. 유리는 미세균열이나 열응력 같은 결함을 만들지 않는 기술로 가공했을 때 공정 중에도 동작 중에도 신뢰성이 높다는 것입니다 (DOI: 10.4071/001c.74577, 장비 업체 발표). 결함을 만드는 가공으로 뚫은 유리에는 그 신뢰성이 보장되지 않습니다.

유리의 청구서 — 깨지고, 열 비아 없이는 열을 덜 흘린다

유리의 첫 번째 대가는 깨진다는 것입니다. 유리 인터포저의 휨을 예측하는 시뮬레이션 모형을 만든 연구는, 유리의 장점을 나열한 바로 다음 문장에 「그럼에도 유리는 본질적으로 부서지기 쉽다」고 적습니다. 그래서 유리와 몰딩 수지(칩을 덮어 굳히는 수지)의 조합을 잘 골라야 한다는 것이 이 연구의 문제의식이었고, 저자들은 유리 두께, 유리의 열팽창계수와 탄성률, 몰딩 수지의 열팽창계수와 탄성률이라는 다섯 가지 인자가 휨에 주는 영향을 하나씩 떼어 봤습니다. 이 값들은 유한요소 시뮬레이션이 낸 값이고, 모형의 타당성은 8인치 몰딩 유리 웨이퍼의 휨 실측과 대조해 확인했습니다 (DOI: 10.1109/tcpmt.2021.3065647).

그래서 앞 절의 휨 실측과 이 시뮬레이션 값은 나란히 놓을 수 없습니다. 시편의 크기와 조건이 다릅니다. 앞 절의 값은 18.4밀리미터 각 조각에 다이를 붙이고 잰 것이고, 이 연구의 값은 8인치 몰딩 웨이퍼를 모형에 넣은 것입니다.

첫머리에서 본, 판을 잘라 개별 패키지로 나눌 때 유리가 안쪽에서 깨진 일도 같은 대가입니다. 깨짐은 유리와 빌드업 수지의 경계 근처에서 생겼고, 원인은 그 둘의 열팽창 차이였습니다 (DOI: 10.1109/ectc51687.2025.00178, 기판 업체 발표).

데웠다 식히기를 오래 되풀이하면 어떻게 되는지도 시험됐습니다. 두께 100마이크로미터 맨유리에 지름 30마이크로미터의 구리 관통 전극을 120마이크로미터 간격으로 만들고, 영하 55도에서 125도까지 오르내리는 열 사이클을 돌렸습니다. 구리 관통 전극을 줄줄이 이은 사슬에서 전기적 고장은 하나도 나오지 않았습니다. 그러나 단면을 전자현미경으로 들여다본 파괴분석에서는 구리 박리와 유리 균열이 나왔습니다 (DOI: 10.1109/tcpmt.2017.2691407, 실측). 전기적으로 멀쩡한 것과 구조적으로 멀쩡한 것은 다릅니다. 다만 이 균열만 떼어 인용하면 틀립니다. 저자들은 이 결과가 열기계 모형과 일치한다며 설계·공정 권고를 내놓습니다. 유리를 접자는 결론보다, 유리를 쓸 조건을 좁히는 결론입니다.

다른 시험도 두 겹입니다. 열팽창계수가 3과 8 ppm/°C인 두 조성의 유리로 인터포저를 만들어 영하 40도에서 125도까지 1000번 오르내렸을 때, 관통 전극 400개를 이은 사슬에서 고장은 없었습니다. 그런데 별도의 시험에서는 다른 결과가 나왔습니다. 선폭 10마이크로미터의 구리 구조에 전압을 걸고 96시간 가속 스트레스를 준 뒤, 서로 떨어진 구조 사이로 새는 누설 전류를 잰 시험입니다. 그 결과 열팽창계수 8 ppm/°C인 유리에서는 구리가 유리 안으로 옮겨 가는 것을 막을 배리어층이 필요했습니다 (DOI: 10.1109/ectc.2015.7159664, 실측). 유리는 조성을 바꿔 열팽창계수를 원하는 값에 맞출 수 있지만, 저자들은 조성 변화가 장기 신뢰성에 주는 영향을 신중히 따져야 한다고 적습니다. 이 시험에서는 열팽창계수가 높은 쪽 유리가 그런 예였습니다.

접합 방식이 바뀌면 문제가 다시 커집니다. 칩과 유리 기판을 땜납 없이 구리끼리 직접 잇는 전구리 접합을 10마이크로미터 간격으로 놓고 돌린 유한요소 모형에 따르면, 열팽창 불일치는 잘 눌리는 땜납 접합으로는 관리할 수 있었지만 전구리 접합에서는 시스템 수준의 신뢰성 문제가 더 복잡해집니다. 땜납 없이 금속끼리 직접 붙이는 접합은 「사이에 아무것도 끼우지 않는다」가 자세히 다룹니다. 모형이 본 위험은 칩 안쪽 배선층의 계면 균열이었습니다. 저자들은 유리 심의 열팽창계수와 틈을 메우는 재료의 선택이 그 위험에 어떤 영향을 주는지 이 모형으로 들여다볼 수 있고, 칩 수준과 보드 수준의 신뢰성을 동시에 만족하는 조합을 고를 수 있다고 적습니다 (DOI: 10.1109/ectc51529.2024.00394, 유한요소 모형).

마지막 대가는 열입니다. 유리와 실리콘 인터포저의 열 성능을 휴대기기 용도로 견준 연구는 통념을 그대로 적으며 시작합니다. 실리콘은 좋은 열전도체이고 유리는 나쁜 전도체라, 이 점이 유리를 패키징 재료로 부적합하게 만들 수 있다는 것은 잘 알려져 있다는 것입니다. 이 연구는 유리 기판의 유효 열전도도를 적외선 현미경으로 잰 값을 넣어 계산 모형을 돌렸고, 결과는 통념과 조금 다릅니다. 열이 빠져나가는 통로 노릇을 하는 관통 전극, 곧 열 비아를 넣으면 칩 안 접합부의 온도가 유리 인터포저에서 약 60%, 실리콘 인터포저에서 45% 내려가 둘 다 받아들일 만한 수준이 됩니다. 이 두 숫자는 각각 열 비아가 없을 때의 자기 자신과 견준 값이어서, 유리가 실리콘보다 60 대 45로 낫다는 뜻이 아닙니다. 유리에는 실리콘에 없는 장점도 있었습니다. 로직 칩과 메모리 칩 사이의 열 절연이 훨씬 좋습니다. 모바일 기기를 흉내 낸 케이스 안에 넣었을 때는, 열 비아가 있는 한 두 재료가 비슷한 성능을 냈습니다 (DOI: 10.1109/ectc.2013.6575767, 계산 모형).

비교 상대가 바뀌면 같은 성질의 평가도 뒤집힙니다. 앞에서 본 2025년 리뷰가 유리의 열전도를 장점으로 꼽은 것은 유기 기판과 견준 이야기이고, 「나쁜 전도체」는 실리콘과 견준 이야기입니다.

출구 — 전기로 멀리 끌고 나가는 값

이제 두 번째 이야기, 신호가 패키지 밖으로 나가는 길입니다. 데이터센터에서 서버들 사이의 데이터를 갈라 보내는 스위치 칩과 광 회로를 같은 패키지에 담아 처음으로 완전히 동작시킨 결과를 한 반도체 회사가 정리하며, 배경에 데이터센터의 IP 트래픽이 2.5년마다 두 배가 되고 있다고 적었습니다. 연결의 대역폭, 곧 단위 시간에 옮길 수 있는 데이터의 양(「계산보다 나르기가 느리다」)도 같은 빠르기로 늘려야 한다는 뜻입니다. 그런데 데이터 속도가 높아질수록 전기 링크가 갈 수 있는 거리는 줄어드는데, 에너지 효율은 크게 나아지지 않습니다 (DOI: 10.1117/12.2577314, 제조사 발표).

더 빨리 보내려니 더 멀리 못 가고, 그렇다고 비트당 드는 전기가 싸지지도 않습니다. 같은 발표는 해법의 효과를 이렇게 설명합니다. 광을 칩 가까이 놓으면 전기 채널이 짧아져 신호를 밀어내는 회로의 전력이 줄고, 그래서 전체 전력이 줍니다. 같은 발표는 곧이어, 그래도 광을 전자 회로 옆에 담는 일은 어려울 수 있다고 적습니다.

공동 패키징(co-packaged optics, CPO)은 전기 신호를 빛으로 바꾸고 되돌리는 장치를, 스위치나 프로세서와 같은 패키지 안에 함께 담는 방식입니다. 그 장치는 원래 장비 앞판에 꽂아 쓰는 손가락만 한 모듈에 들어 있었고, 신호는 칩에서 그 모듈까지 회로 기판 위를 전기로 건너갔습니다. 공동 패키징은 그 모듈을 뜯어 칩 옆자리로 옮겨 앉히는 일입니다.

전력이 어디서 줄어드는지는 회로 쪽에서 더 구체적으로 보입니다. 앞판에 꽂는 모듈은 한 줄(레인)에 초당 100기가비트를 넘어서면 채널에서 잃은 신호를 되살리려고 전력을 많이 먹는 디지털 신호처리 칩을 써야 합니다. 공동 패키징은 그 칩을 선형 증폭 회로로 바꿀 수 있어 전력·비용·지연이 함께 줍니다. 이 팀이 내놓은 것은 그런 선형 구동용 4채널 프런트엔드 회로입니다. 초록이 그 회로가 앉을 자리로 그린 것은 광 엔진, 곧 전기 신호를 빛으로 바꾸고 되돌리는 부품 묶음입니다. 광 엔진 하나에 4채널 트랜시버(송수신기) 네 개를 넣어, 초당 112기가비트짜리 파이버 채널 16개를 칩 가장자리에 붙이는 구조입니다.

같은 초록의 마지막 문장은 남은 손실을 적습니다. 회로 안에 넣은 등화 회로, 곧 약해진 신호를 바로잡는 회로가 스위치와 각 광 엔진 사이의 10~12데시벨 채널 손실을 보정해야 한다는 것입니다 (DOI: 10.1109/a-sscc58667.2023.10347914). 데시벨은 신호가 얼마나 약해졌는지를 적는 단위로, 뒤에서 자세히 봅니다. 이 설계에서도 전기 구간은 짧아졌을 뿐 사라지지 않았고, 짧아진 자리에 10~12데시벨의 손실이 남아 있습니다.

회로 구성을 나중에 바꿀 수 있는 칩인 FPGA의 14나노 다이 하나와 광 입출력 칩렛 다섯 개를 한 패키지에 함께 담아 초당 5.12테라비트를 냈습니다. 「나노」 앞 숫자는 부품의 길이를 가리키지 않는 공정 세대 번호입니다(「「3나노」는 무엇의 길이인가」). 저자들은 이것을 처음으로 실현되고 검증된 5.12테라비트 공동 패키지 FPGA라고 적습니다 (DOI: 10.1109/vlsitechnologyandcir46769.2022.9830221). 다른 팀은 정부 과제로 광 회로 묶음 세 벌을 실리콘 브리지로 잇고, 파이버 다발 세 개를 칩 옆면에 맞대어 붙였습니다. 결합기는 모두 56개, 간격은 127마이크로미터였습니다. 저자들은 이것을 개념 증명 조립의 성공으로 적습니다 (DOI: 10.1109/ectc51687.2025.00061). 만들어 봤다는 것과 팔 수 있다는 것은 다르고, 저자들도 그 구분을 지킵니다.

1.7과 0.034 — 같은 자로 잰 값이 아니다

절 제목의 두 숫자는 이 글에서 가장 잘못 읽히기 쉬운 짝입니다. 앞의 숫자는 데이터 한 비트를 옮기는 데 드는 전기 에너지(피코줄/비트)이고, 뒤의 숫자는 유리 속 빛길을 센티미터마다 지나며 빛이 약해진 정도(데시벨/센티미터)입니다. 둘 다 작을수록 좋고 둘 다 「신호를 옮기는 비용」처럼 보이지만, 앞의 것은 회로가 쓴 전기를 세고 뒤의 것은 부품 하나 안에서 잃은 빛을 셉니다. 그래서 두 숫자는 서로 견줄 수도, 더할 수도 없습니다. 뒤의 숫자가 훨씬 작다고 해서 광이 전기보다 낫다는 뜻이 되지 않습니다. 링크가 쓰는 전기는 피코줄/비트로, 신호가 잃는 세기는 데시벨로 따로 재야 하고, 두 단위 각각 안에서도 값마다 무엇을 셌는지가 다릅니다.

비트당 에너지(energy per bit)는 데이터 한 비트를 한쪽에서 다른 쪽으로 옮기는 데 든 전기 에너지를, 옮긴 비트 수로 나눈 값입니다. 1피코줄은 1조분의 1줄입니다. 값이 작을수록 좋지만, 크기보다 먼저 볼 것은 무엇까지 세어 넣었느냐입니다. 빛을 만드는 레이저를 포함했는지에 따라 같은 링크의 값이 달라집니다.

1.7피코줄/비트는 7나노 핀펫 공정으로 만든 초당 112기가비트 트랜시버가 제목에 내건 값입니다. 핀펫은 「트랜지스터는 스위치다」에서 본, 채널을 지느러미처럼 세운 트랜지스터 구조입니다. 이 값은 광이 아니라 전기 링크의 값이고, 용도는 패키지 안 통신입니다. 초록은 이 값도 무엇까지 셌는지 말하지 않습니다 (DOI: 10.1109/isscc42613.2021.9365752). 광과 견줄 기준선처럼 떠올리기 쉽지만, 광이 대체하려는 구간과 같은 구간이 아닙니다.

약 2피코줄/비트는 파장 다중화, 곧 여러 파장의 빛에 각각 다른 신호를 실어 한 길로 보내는 칩 위 링크를 28나노와 14나노 공정으로 설계해 전자 회로와 광 소자를 함께 시뮬레이션한 값입니다. 초당 25기가비트·오류율 10⁻¹²에서의 최적점이며, 레이저와 링(고리 모양 광 소자) 온도 조절 전력을 포함해서 센 값입니다 (DOI: 10.1109/jlt.2016.2542065, 공동 시뮬레이션 모형).

3.5피코줄/비트는 전자 회로와 광 회로를 같은 웨이퍼에 함께 만든 초당 200기가비트 파장 다중 트랜시버의 값입니다. 이 팀이 그 구조를 택한 이유는, 두 칩을 따로 만들어 붙이면 정전기 보호 회로와 입출력 패드 때문에 원치 않는 전기 용량(기생 용량)이 생겨 신호 품질과 에너지 효율이 나빠지기 때문이었습니다 (DOI: 10.1109/a-sscc60305.2024.10848817). 다만 초록은 이 값도, 레이저를 셌는지도 말하지 않습니다. 제목에만 있는 숫자입니다.

약 1피코줄/비트는 성격이 다릅니다. 칩 표면에서 위로 빛을 내는 200기가비트급 수직 공진 레이저를 개발한 팀이 잰 것은 소자입니다. 3데시벨 대역폭이 35기가헤르츠를 넘었고, 빛 세기의 흔들림인 상대 세기 잡음은 −152데시벨/헤르츠 미만이었으며, OM4 규격 광섬유 50미터에서 바로잡을 수 없는 오류가 없었습니다. 여기서 대역폭은 레이저가 따라갈 수 있는 신호의 빠르기를 주파수로 적은 값으로, 앞에서 말한 데이터 대역폭과는 다른 값입니다. 반면 1피코줄/비트는 그 소자로 저자들이 제안한 근접 패키지 광 구조가 낼 수 있다고 한 값이고, 저자들은 그것이 광 인터커넥트 가운데 가장 높은 효율이라고 덧붙입니다. 이 구조는 광을 패키지 안이 아니라 근처에 둡니다 (DOI: 10.3390/photonics13010090).

2.5피코줄/비트와 1피코줄/비트 미만은 유럽 공동 과제가 내놓은 값이고, 전부 미래형입니다. 채널당 초당 112기가비트를 지원하도록 설계됐고, 22나노 공정 회로가 1피코줄/비트 미만을 낼 잠재력이 있으며, 전체 소비를 2.5피코줄/비트까지 낮출 것으로 기대한다는 것입니다. 포트당 초당 6.4테라비트도 같은 성격의 목표치입니다 (DOI: 10.1117/12.3079256, 로드맵 목표).

이 다섯 묶음을 한 줄에 놓고 「광이 전기보다 좋아지고 있다」로 읽으면 여러 군데서 틀립니다. 전기와 광, 실측과 시뮬레이션과 목표, 트랜시버만 센 값과 레이저까지 센 값, 링크 전체를 센 값과 회로만 센 값, 패키지 안과 근처가 섞여 있습니다. 「광이 언제 전기를 이기는가」에 답하려면 이 자들을 하나로 맞춰야 하는데, 이 글이 인용한 논문들 사이에는 그렇게 맞춘 자가 없습니다.

테라비트도 마찬가지입니다. 5.12테라비트는 패키지 하나가 내는 총량, 112기가비트는 채널 하나, 6.4테라비트는 포트 하나가 낼 목표입니다.

손실을 적는 데시벨 쪽은 더 헷갈립니다. 삽입 손실(insertion loss)은 신호가 어떤 구간을 지나는 동안 얼마나 약해졌는지를 데시벨로 적은 값입니다. 3데시벨이면 절반쯤, 10데시벨이면 10분의 1만 남았다는 뜻입니다. 그래서 이 값은 크기보다 「어느 구간」인지를 먼저 봐야 합니다. 빛이 갇혀 흐르도록 만든 길을 도파로라 하는데, 도파로 1센티미터를 지난 값과 파이버에서 칩으로 건너간 값과 링크 전체를 지난 값이 모두 같은 단위로 적힙니다.

유리 안에도 도파로를 낼 수 있습니다. 은 이온을 유리 표면으로 스며들게 해 그 부분의 굴절률, 곧 빛이 느려지고 꺾이는 정도만 높이면 빛이 그 안에 갇혀 흐릅니다. 공동 패키징용으로 이 방법을 다듬은 연구는 도파로를 따라가며 잃는 전파 손실이 0.034데시벨/센티미터인 도파로를 만들었고, 광 칩의 도파로와 유리 도파로 사이를 건너가는 결합 손실은 0.5데시벨 미만이었습니다. 이 도파로에는 85도에서 5년을 견뎌야 한다는 요구가 붙는데, 저자들은 알칼리 유리와 차단막으로 그 요구를 충족했다고 보고합니다. 조건이 붙는 쪽은 0.5데시벨입니다. 차단막이 200나노미터보다 얇을 때의 값입니다 (DOI: 10.1109/ectc51529.2024.00023, 실측).

같은 계열의 앞선 연구는 세 구간의 값을 나란히 적었습니다. 전파 손실 0.08데시벨/센티미터, 파이버에서 도파로로 들어가는 결합 손실 0.3데시벨, 유리 도파로에서 실리콘 광 도파로로 건너가는 결합 손실 0.25데시벨입니다 (DOI: 10.1109/icsj47124.2019.8998659). 모두 데시벨인데 재는 곳이 다릅니다.

파이버를 붙이는 자리의 값도 있습니다. 유리 광 브리지를 쓴 팀은 파이버에서 광 칩까지의 평균 손실이 1.41데시벨, 뗐다 붙였다 할 수 있는 커넥터 자체의 평균 손실이 0.33데시벨이라고 보고했습니다 (DOI: 10.1109/jlt.2023.3285149). 다른 팀은 유리 웨이퍼를 레이저로 잘라 커넥터가 닿는 6.5밀리미터 구간의 평탄도를 1마이크로미터 미만으로 만들고, 레이저로 판 자리에 커넥터 핀이 스스로 맞춰 들어가게 했습니다. 빛을 실제로 흘려 보며 위치를 맞추는 능동 정렬 대신, 끼우기만 하면 제자리에 맞는 수동 정렬입니다. 커넥터를 끼웠다 뺐다 한 뒤 재 보니, 이 수동 정렬 방식은 능동 정렬 대비 결합 손실이 평균 0.19데시벨 늘었습니다 (DOI: 10.3389/aot.2023.1244009). 늘어난 양이지 손실 전체의 값이 아닙니다.

가장 헷갈리기 쉬운 짝은 따로 있습니다. 출구 절의 10~12데시벨은 여기 나온 값들과 같은 단위로 적혀 있지만 전기 채널의 손실입니다. 방금 나열한 여덟 값은 모두 빛이 지나가는 자리의 값인데, 그중 0.034와 0.08은 도파로 1센티미터당 값이고 0.5·0.3·0.25·1.41·0.33·0.19는 경계 하나를 건널 때마다의 값입니다. 단위가 달라 눈에 띄는 짝보다, 단위가 같아서 그냥 넘어가는 짝이 더 위험합니다.

파이버를 붙이면 못 고친다

이 기술이 걸린 자리 하나는 파이버를 붙이는 순간입니다. 칩 옆면에서 빛을 맞대어 받는 방식에서, 그 논문이 쓰인 시점에 업계 최고 수준의 방법은 실리콘에 V자 홈을 식각해 파이버를 직접 붙이는 것이었습니다. 이 방식을 문제로 지목한 논문은 재작업 능력이 전혀 없어서, 이 공정에서 오류가 나면 패키지 전체를 잃고 거기 투입된 비싼 실리콘까지 함께 잃는다고 적습니다. 문제는 곱해지기도 합니다. 한 패키지에 붙이는 광 칩이 늘어날수록 전체 수율이 그만큼 나빠집니다 (DOI: 10.1109/jlt.2023.3285149). 파이버를 직접 붙인 패키지는 고칠 수 없고, 광 칩이 늘수록 그 위험이 곱해집니다.

같은 논문이 내놓은 답이 앞에서 본 탈착식 커넥터입니다. 도파로와 정렬 구조를 새겨 넣은 유리 광 브리지를 광 칩에 다이 단계에서 붙여 광 모듈을 만들고, 그 모듈을 하나씩 시험해 멀쩡한 것만 패키지에 투입합니다. 그러면 전체 수율이 더 이상 광 모듈 개수에 곱해지지 않습니다. 조각을 붙이기 전에 미리 시험해 멀쩡하다고 확인된 것, 곧 알려진-양품-다이만 쓴다는 원칙(「하나로 만들지 않기로 했다」)이 광에서 그대로 되풀이된 것입니다. 덤으로 파이버가 비싼 실리콘에 영구히 붙지 않습니다.

유리와 광이 한 판 위에서 만나는 자리도 있습니다. 결함 없이 유리를 뚫고 파는 가공 기술과, 이온 교환 도파로·수동 정렬을 다루는 연구소의 공정을 합쳐 전기 배선과 광 배선을 한 기판 안에 넣는 시도가 2026년에 보고됐습니다. 잰 것은 관통 구멍의 위치 정확도와 지름 편차, 파낸 홈(캐비티) 표면의 거칠기였고, 저자들은 이것을 하이브리드 기판 플랫폼의 실현 가능성 실증으로 적습니다 (DOI: 10.1117/12.3080591).

한 후공정 업체가 꼽는 현장의 난제는 이렇습니다. 파이버 다발을 광 칩에 얹을 때 능동 정렬이냐 수동 정렬이냐, 빛을 위에서 격자로 받느냐 옆에서 맞대어 받느냐, 그리고 전기 성능과 열 성능이 둘 다 난제라는 것입니다. 그중 이 업체가 공정 해법까지 내놓은 것은, 칩 바깥까지 배선을 넓게 펼친 팬아웃 구조로 만든 공동 패키지의 휨이었습니다. 웨이퍼를 붙일 때와 패키지를 붙일 때 각각입니다 (DOI: 10.1109/impact67645.2025.11281694, 후공정 업체 발표). 바닥 이야기와 출구 이야기가 여기서 만납니다. 빛을 들인 패키지에서도 휨은 따로 풀어야 할 조립 과제였습니다.

온도도 빛길을 흔듭니다. 공동 패키징은 뜨거운 칩 옆에 광 부품을 앉히는 일이고, 그 부품들은 열팽창계수가 서로 다른 재료로 만들어져 있습니다. 미세 거울로 빛을 꺾어 옮기는 모듈에서 이 문제가 숫자로 나왔습니다. 유한요소법으로 열 변형과 빛의 전파를 함께 푼 계산에서, 1550나노미터 파장에서 15도부터 85도까지 결합 효율은 85%를 넘었고, 20도와 85도 사이의 평균 결합 손실 차이는 0.49데시벨이었습니다. 같은 팀이 실제로 만들어 25도·55도·85도에서 재 보니, 광통신에 흔히 쓰는 파장 구간인 C 대역의 평균 손실 차이는 0.80데시벨이었습니다 (DOI: 10.1109/jlt.2023.3283023).

이 두 값도 같은 자로 잰 값이 아닙니다. 계산은 20도와 85도 두 점을 1550나노미터에서 견줬고, 실측은 25·55·85도를 C 대역 평균으로 견줬습니다. 조건이 달라 두 값을 바로 견줄 수는 없지만, 이 모듈에서는 온도 범위를 지나며 평균 결합 손실이 계산으로도 실측으로도 달라졌습니다. 앞에서 나열한 결합 손실들은 초록이 측정 온도를 밝히지 않은 값이라, 뜨거운 칩 옆에서도 그 값이 그대로 유지된다고 가정하기 어렵습니다.

그래서 언제 이득으로 바뀌는가

2018년, 서버까지 광섬유를 끌어오는 구조와 구리로 잇는 기존 구조를 견준 비교 분석은 이렇게 끝납니다. 떠오르는 저비용 공동 패키징이 포트가 아주 많은 고차수 스위치와 결합되면 저울을 광섬유 쪽으로 기울일 가능성이 높다 (DOI: 10.1109/ps.2018.8751280). 조건이 둘이고 결론은 가능성입니다. 제목 자체도 「우리는 이미 도달했는가?」라는 질문형이었습니다.

남은 질문은 이것입니다. 이 대가를 다 치르고도 광을 패키지 안까지 끌고 들어오는 것이 이득인 때는 언제인가. 인용한 논문들은 이 질문에 서로 다른 답을 내놓습니다.

같은 시기의 다른 글은 공동 패키징을 유일한 답으로 놓지 않습니다. 스위치의 속도와 포트 수가 함께 올라가는 압력이 새로운 꽂아 쓰는 모듈 형태, 보드 위에 얹는 광, 그리고 스위치 칩과의 공동 패키징을 모두 밀어 올리고 있다는 것입니다 (DOI: 10.1364/ofc.2019.th3a.2).

2026년에도 그중 다른 선택지가 제안됩니다. 앞에서 본 수직 공진 레이저 팀이 내놓은 것은 패키지 안이 아니라 근처에 광을 두는 구조였습니다 (DOI: 10.3390/photonics13010090). 저자들은 광이 구리보다 멀리 가 클러스터를 크게 묶을 수 있다는 점을 근거로 듭니다. 이 근거만으로는 광이 꼭 패키지 안까지 들어와야 하는지가 정해지지 않습니다.

빛의 세기뿐 아니라 위상에도 신호를 싣는 코히어런트 방식을 목표로 한 정부 과제의 최종 보고서는 여러 최초를 나열한 뒤, 프로그램의 속도 목표인 초당 112기가비트를 달성했지만 목표했던 것보다 높은 오류율에서였다고 적습니다 (DOI: 10.2172/2221777, 과제 최종 보고서). 기술의 진행도 순탄하지만은 않습니다.

이 질문을 가장 정면으로 겨눈 것은 2026년의 한 논평(프리프린트)입니다. 저자들은 공동 패키징을 부품 수준의 최적화로 보면 안 되고, 광자와 전자와 시스템 설계 사이의 경계를 다시 그리는 아키텍처적 결단으로 봐야 한다고 주장합니다. 그리고 광이 계산 장치에 가까워질수록 패키징과 열 관리와 시스템 수준의 견고성이 성능과 확장성을 점점 더 지배하게 된다고 덧붙입니다. 성질도 공정도 다른 조각을 한 패키지에 함께 담는 이종집적 전략(「하나로 만들지 않기로 했다」)과 새 패키징 플랫폼이 AI 시스템의 확장 법칙을 다시 쓰지만, 그 과정에서 소자 중심의 분석에서는 과소평가되는 트레이드오프를 자주 들여온다는 것입니다. 그래서 이들이 꼽은 결정 요인은 성능 수치가 아니었습니다. 표준화, 서비스 가능성, 그리고 열을 함께 고려한 공동 설계가 공동 패키징이 초기 배치에서 광범위한 채택으로 넘어갈 수 있을지를 결정할 것이라고 적습니다 (arXiv:2603.21313v1, 프리프린트 논평).

서비스 가능성은 고장 난 부분을 고치거나 바꿀 수 있는 정도이고, 앞에서 본 파이버를 직접 붙이면 고칠 수 없다는 문제가 바로 이 항목입니다.

정리하면 이렇습니다. 저열팽창 유리는 같은 열팽창계수의 유기 심보다 덜 휘고 치수가 안정적이며 큰 판으로 만들 수 있습니다. 다만 그 큰 판을 다루는 일 자체도 병목 목록에 올라 있습니다. 그리고 유리는 깨지고, 열 비아를 넣지 않으면 실리콘보다 열을 못 흘리며, 접합 방식이 바뀌면 신뢰성 문제가 다시 커집니다. 광은 전기가 갈 수 없는 거리를 가고 신호처리 칩을 덜어 낼 수 있습니다. 그러나 그 논문이 쓰인 시점의 방식대로 옆에서 맞대어 파이버를 직접 붙이면 고칠 수 없어지고 — 같은 논문이 내놓은 탈착 커넥터가 겨눈 자리가 바로 거기입니다 —, 온도에 따라 결합 손실이 달라지며, 비교에 쓰이는 숫자들이 서로 다른 자로 잰 값입니다. 게다가 상대편도 가만있지 않았습니다. 유기 심의 열팽창계수는 적어도 휴대기기용 얇은 심에서는 유리섬유 천 수준까지 내려왔습니다. 패키지 안 짧은 구간에서는 초당 112기가비트를 1.7피코줄/비트로 옮기는 전기 트랜시버도 나왔지만, 그 논문 역시 전기 인터페이스의 한계 너머로 패키지 처리량을 늘리는 길로 실리콘 광과 칩의 공동 집적을 꼽습니다.

그런데도 두 시도가 함께 굴러가는 까닭을 이 글은 이렇게 읽습니다. 성능을 정하는 자리가 또 한 겹 아래로 내려갔다는 것입니다. 예전에는 트랜지스터를 얼마나 작게 만드느냐가 성능이었고, 그다음에는 조각을 어떻게 붙이느냐가 성능이었습니다. 이제는 그 조각들이 올라앉은 바닥이 얼마나 평평하게 버티는가와, 신호가 나가는 출구가 어디에 있는가까지가 성능의 일부입니다.

「하나로 만들지 않기로 했다」는 자를 이유가 물리에 있는 한 자르는 일에 종착점이 없다고 했습니다. 이 글에서는 같은 말을 이렇게 바꿔 적을 수 있습니다. 위에서 아무리 정밀하게 만들어도 그 정밀도는 바닥이 허락하는 만큼만 쓸 수 있고, 아무리 빨리 계산해도 그 결과는 출구가 내보내는 만큼만 나갑니다. 남은 논쟁은 유리와 광 가운데 어느 쪽이 옳으냐보다, 그 두 자리에 값을 얼마나 치를 것이며 그 값이 언제 이득으로 바뀌느냐입니다.

근거 논문

• "유리 관통 전극을 넣은 유리 심 빌드업 기판 개발" (2025) — DOI: 10.1109/ectc51687.2025.00178 — 기판 업체 발표. 유기 심 대비 위치 정확도 편차 35%↓·동적 휨 절반 이하. 다이싱 중 유리 내부 파손의 원인은 빌드업 수지와의 CTE 불일치.
• "저휨을 위한 얇은 유리 기판의 실험·이론 평가" (2017) — DOI: 10.1109/tcpmt.2016.2641164 — 실측과 모형을 함께 냈다. 저CTE 유리가 같은 CTE의 유기 심보다 휨이 낮고, CTE를 올리면 휨이 는다.
• "저비용 유리 인터포저 개발" (2014) — DOI: 10.4071/isom-wa15 — 508×508 mm 패널의 200 μm 유리. 같은 심 두께 유기 기판(BT) 대비 휨 3배 우수. 제조성·신뢰성은 추가 작업 필요.
• "얇은 심 패키지용 초저열팽창 재료" (2012) — DOI: 10.1109/ectc.2012.6249048 — 재료 업체 발표. 휴대기기용 얇은 심 재료. CTE 2.8~3.3 ppm/°C(유리섬유 천 수준)·굴곡 탄성률 33~36 GPa, 기존 저CTE 재료보다 훨씬 낮은 휨.
• "유기 심에서 유리 심 기판으로 — AI·HPC를 떠받치는 IC 기판의 여정" (2025) — DOI: 10.23919/nordpac65171.2025.11084260 — 리뷰. 유리 심의 이점과 CPO 관련성. 병목 = TGV 제조·금속화, CTE 불일치, 휨, 대면적 취급.
• "실리콘·유기 인터포저의 대안으로서 저비용 얇은 유리 인터포저" (2012) — DOI: 10.1109/tcpmt.2012.2204392 — 700 mm 패널 확장. 작은 구멍의 고속 형성이 유리 채택의 가장 큰 장벽.
• "인터포저용 고속 유리 관통 전극 제조 기술" (2014) — DOI: 10.1109/estc.2014.6962711 — 레이저 유도 화학 식각 초당 약 5000개, 지름 10~50 μm, 테이퍼 5° 미만.
• "LIDE로 설계 제약 없이 만드는 패널 단위 유리 기판" (2023) — DOI: 10.4071/001c.74577 — 장비 업체 발표. 510×515 mm 패널 누적 ±5 μm, 종횡비 1:10~1:50. 결함을 유발하지 않는 기술로 가공했을 때라는 조건절.
• "유리 인터포저 기판 패키지의 휨 평가용 유한요소 모델" (2021) — DOI: 10.1109/tcpmt.2021.3065647 — 유한요소 시뮬레이션. 유리는 본질적으로 취성. 8인치 몰딩 웨이퍼 실측과 대조 검증.
• "맨유리 인터포저 속 구리 관통 전극의 신뢰성" (2017) — DOI: 10.1109/tcpmt.2017.2691407 — 실측. −55~125도 열 사이클에서 전기적 고장 0, 그러나 파괴분석에서 구리 박리와 유리 균열. 결과가 열기계 모형과 일치하며 설계·공정 권고를 제시.
• "유리 관통 전극과 신뢰성의 여러 측면" (2015) — DOI: 10.1109/ectc.2015.7159664 — 실측. 400개 TGV 사슬 1000 사이클 무고장. 별도 HAST에서 CTE 8 ppm/°C 유리는 Cu 이동 배리어층 필요.
• "유리 기판 위 전구리 접합의 칩-패키지 상호작용" (2024) — DOI: 10.1109/ectc51529.2024.00394 — 유한요소 모형. CTE 불일치는 땜납으로는 관리되나 전구리 접합에서 복잡해짐. 모델로 칩·보드 신뢰성을 동시에 만족하는 조합을 고를 수 있다고 저자들이 적는다.
• "유리 인터포저와 실리콘 인터포저의 열 성능 비교" (2013) — DOI: 10.1109/ectc.2013.6575767 — 계산 모형. 휴대기기 용도. 열 비아를 넣으면 각자 없을 때 대비 유리 약 60%·실리콘 45% 접합 온도 하락. 유리는 로직-메모리 열 절연 우수. 케이스 안에선 비슷.
• "스위치 칩과 공동 패키징한 실리콘 광 집적회로" (2021) — DOI: 10.1117/12.2577314 — 제조사 발표. 높은 데이터율에서 전기 링크 도달 거리는 줄지만 에너지 효율은 크게 나아지지 않는다. 트래픽은 2.5년마다 두 배.
• "선형 구동 공동 패키징용 4×112Gb/s PAM-4 실리콘 광 프런트엔드" (2023) — DOI: 10.1109/a-sscc58667.2023.10347914 — 이 논문이 내놓은 것은 4×112 Gb/s 선형 구동 프런트엔드. 100 Gb/s/레인 초과 시 플러거블은 전력 많은 DSP 필요. 내장 CTLE가 스위치–광 엔진 사이 10~12 dB 채널 손실을 등화해야 함.
• "5.12Tbps 공동 패키지 FPGA와 실리콘 포토닉스 입출력" (2022) — DOI: 10.1109/vlsitechnologyandcir46769.2022.9830221 — 14 nm FPGA 다이 + 광 I/O 칩렛 5개. 저자 표현으로 최초로 실현·검증된 5.12 Tbps 공동 패키지 FPGA.
• "파이버 기반 광 연결을 위한 공동 패키징 조립 실증" (2025) — DOI: 10.1109/ectc51687.2025.00061 — 개념 증명. 광 회로 묶음 3벌과 파이버 다발 3개, 결합기 56개·127 μm 피치.
• "7nm 핀펫으로 만든 1.7pJ/b 112Gb/s 패키지 내 통신 트랜시버" (2021) — DOI: 10.1109/isscc42613.2021.9365752 — 실측. 전기 링크이고 용도는 패키지 안 통신.
• "CMOS SOI·핀펫 공정에서 비트당 피코줄 WDM 광 인터커넥트의 스케일링 추세" (2016) — DOI: 10.1109/jlt.2016.2542065 — 공동 시뮬레이션 모형. 칩 위 WDM 링크. 25 Gb/s에서 최적 약 2 pJ/b, 레이저와 링 튜닝 전력 포함.
• "칩렛 광 입출력용 200Gb/s·3.5pJ/bit 모놀리식 WDM 실리콘 광 트랜시버" (2024) — DOI: 10.1109/a-sscc60305.2024.10848817 — 별도 칩을 붙이면 ESD·I/O 패드 기생 용량이 생긴다는 것이 문제 설정. 3.5 pJ/bit는 제목에만 있고 초록은 포함 범위를 말하지 않는다.
• "200G 수직 공진 레이저 개발과 근접 패키지 광 제안" (2026) — DOI: 10.3390/photonics13010090 — 실측 −3 dB 대역폭 >35 GHz·RIN < −152 dB/Hz·OM4 50 m 무오류. 제안된 근접 패키지 광이 약 1 pJ/bit를 낸다는 저자 주장. 패키지 안 아닌 근처.
• "포트당 6.4Tb/s를 겨냥한 2.5D 공동 패키징 광 해법" (2026) — DOI: 10.1117/12.3079256 — 로드맵 목표. 112 Gb/s/채널 지원하도록 설계, 1 pJ/bit 미만의 잠재력, 전체 2.5 pJ/bit 기대. 전부 미래형.
• "공동 패키징용 최적화 알칼리 유리의 초저손실 이온 교환 도파로" (2024) — DOI: 10.1109/ectc51529.2024.00023 — 실측. 전파 손실 0.034 dB/cm. 알칼리 유리·차단막으로 85도 5년 요구를 충족. 결합 손실 <0.5 dB는 차단막 <200 nm일 때의 값.
• "광 집적회로 패키징을 위한 단일모드 유리 도파로 기판" (2019) — DOI: 10.1109/icsj47124.2019.8998659 — 전파 손실 0.08 dB/cm, 파이버 결합 0.3 dB, 실리콘 도파로 결합 0.25 dB.
• "공동 패키징 광을 위한 탈착식 광 칩렛 커넥터" (2023) — DOI: 10.1109/jlt.2023.3285149 — 엣지 결합에서 실리콘 V홈 직접 부착은 재작업 불가라 오류 시 패키지와 실리콘을 통째로 잃고 광 칩 수만큼 수율이 곱해진다. 파이버→PIC 1.41 dB, 탈착 커넥터 0.33 dB.
• "다중 파이버 연결을 위한 유리 도파로 기판의 초단 펄스 레이저 가공" (2023) — DOI: 10.3389/aot.2023.1244009 — 6.5 mm 커넥터 구간 평탄도 1 μm 미만. 커넥터를 끼웠다 뺀 뒤 수동 정렬은 능동 정렬 대비 결합 손실 평균 0.19 dB 증가.
• "정밀 유리 가공과 광 집적으로 만드는 패널 단위 공동 패키징" (2026) — DOI: 10.1117/12.3080591 — 실현 가능성 실증. 유리 가공과 이온 교환 도파로·수동 정렬을 합쳐 전기·광 배선을 한 기판에. 잰 것은 비아 정확도·캐비티 거칠기.
• "실리콘 포토닉스용 공동 패키징 해법과 기술 난제" (2025) — DOI: 10.1109/impact67645.2025.11281694 — 후공정 업체 발표. 파이버 다발의 능동/수동 정렬, 격자 결합과 맞대기 결합. 팬아웃 CPO의 휨 제어.
• "공동 패키징용 미세 거울 광 재배치의 열 특성" (2023) — DOI: 10.1109/jlt.2023.3283023 — 유한요소 해석과 실측. 15~85도 결합 효율 85% 초과. 계산 0.49 dB(20/85도·1550 nm)와 실측 0.80 dB(25·55·85도·C 대역 평균)는 구간이 다르다.
• "서버까지 광섬유를 — 우리는 이미 도달했는가?" (2018) — DOI: 10.1109/ps.2018.8751280 — 비교 분석. 저비용 공동 패키징이 고차수 스위치와 결합되면 저울을 광섬유 쪽으로 기울일 가능성이 높다.
• "꽂아 쓰는 광 모듈의 진화, 그리고 그다음" (2019) — DOI: 10.1364/ofc.2019.th3a.2 — 스위치의 속도·포트 수 압력이 새 플러거블 형태, 보드 위 광, 공동 패키징을 모두 밀어 올린다.
• "QRock — 데이터센터·HPC를 흔들 코히어런트 파장 스위치 공동 패키징 광" (2023) — DOI: 10.2172/2221777 — 과제 최종 보고서. 속도 목표 112 Gb/s는 달성, 다만 목표보다 높은 오류율에서.
• "3D 광전자와 공동 패키징 — 엉뚱한 문제를 푸는 동안 배치가 멈춘다" (2026) — arXiv:2603.21313v1 (프리프린트) — 논평. CPO는 부품 최적화가 아니라 아키텍처적 결단. 광이 계산에 가까워질수록 패키징·열·견고성이 지배. 표준화·서비스 가능성·열 인지 공동 설계가 채택을 가른다.