전기를 뒤로 돌렸더니 열이 갇혔다 — 트랜지스터 밑 실리콘을 갈아 없애고 받은 청구서

같은 표의 같은 행

2나노보다 아래인 노드를 겨냥해 CPU 두 종류를 설계하고, 거기에 전기를 끌어오는 구조 다섯 가지를 차례로 붙여 본 시뮬레이션 연구가 있습니다 (DOI: 10.1109/iedm50854.2024.10873426, 설계·평가 시뮬레이션). 노드는 반도체 공정의 한 세대에 붙이는 이름입니다(「「3나노」는 무엇의 길이인가」). 다섯 가운데 하나는 앞면으로 전기를 끌어오는 전통적인 구조이고, 넷은 웨이퍼 뒷면에서 끌어오는 구조였습니다.

웨이퍼는 칩을 만드는 얇고 둥근 실리콘 판이고(「노광 — 빛의 붓으로 회로를 그리는 법」), 트랜지스터는 그 한쪽 면에 만듭니다. 트랜지스터는 전기로 켜고 끄는 아주 작은 스위치입니다(「트랜지스터는 스위치다」). 트랜지스터가 놓인 쪽이 앞면이고, 그 반대쪽이 뒷면입니다.

다섯 구조 가운데 트랜지스터 바닥에 뒷면에서 곧장 접점, 곧 전선을 잇는 작은 연결부를 내는 구조의 전기 성적이 가장 좋았습니다. 이 시뮬레이션에서 칩이 일하는 온도로 견줬을 때, 전기가 목적지에 닿기까지 잃어버리는 전압이 앞면 구조의 8.7%에 그쳤습니다. 91.3% 작았다는 뜻입니다.

같은 초록의 몇 줄 위에 그 구조가 한 번 더 나옵니다. 다섯 가운데 가장 뜨거운 자리의 온도가 가장 높았습니다. 핫스팟은 칩에서 한 부분만 유독 뜨거워진 좁은 자리입니다. 칩의 수명과 동작 한계는 평균 온도가 아니라 가장 뜨거운 점 하나가 정합니다. 이 구조의 핫스팟 온도는 앞면 구조보다 14% 높았고, 저자들은 그 이유를 웨이퍼를 극단적으로 얇게 간 데서 찾습니다 (DOI: 10.1109/iedm50854.2024.10873426, 시뮬레이션).

다섯 구조를 한 표의 다섯 행으로 놓으면, 전기가 가장 잘 통하는 행이 가장 뜨거운 행이었습니다. 이 글은 그 맞바꿈의 청구서를 따라갑니다.

그전까지의 통념은 이랬습니다. 트랜지스터를 다 만든 뒤 그 위에 금속 배선 층을 쌓는 단계가 배선 공정(BEOL)입니다(「무어의 법칙 그 이후」). 그렇게 쌓인 배선은 전부 앞면에 있고, 전력은 그중 위층의 굵은 선을 타고 내려오면 됐습니다. 트랜지스터를 어떻게 만드느냐가 성능이었고, 전기를 먹이는 일은 부차적이었습니다.

이 글이 모은 근거는 대부분 시뮬레이션이고, 실제로 만들어 잰 것은 소수입니다. 계산 방법은 물체를 잘게 나눠 열과 힘을 계산하는 유한요소해석, 소자 하나를 물리 법칙으로 통째 계산하는 TCAD, 온도를 전기 회로처럼 푸는 열 SPICE, 칩 설계 도구에 태운 평가입니다. 실제로 만들어 잰 것은 대량생산된 SRAM(프로세서 안에 두는 작고 빠른 메모리), 웨이퍼를 갈아 본 공정 실증, 히터와 온도 센서를 박은 시험칩, 방열판(히트싱크) 열 시험 정도입니다. 그래서 아래에서는 수치마다 계산인지 측정인지를 적습니다.

온도 숫자에는 따로 조심할 점이 있습니다. 「온도가 N% 올랐다」는 문장이 온도 자체의 비율인지, 주변 온도보다 얼마나 더 올랐는지를 말하는지, 초록은 자주 밝히지 않습니다. 밝힌 논문은 하나뿐이고, 나머지는 밝히지 않았다고 적습니다.

100밀리볼트가 500메가헤르츠를 먹는다

전압 강하(IR drop)는 전기가 저항이 있는 선을 따라 흐르는 동안 힘을 잃어, 출발할 때보다 낮은 전압으로 도착하는 현상입니다. 흔히 IR 드롭이라고 부르고, 앞 절에서 말한 「잃어버리는 전압」이 이것입니다. 선을 굵게 하거나 짧게 하면 줄어듭니다. 그런데 칩 안에서 굵은 전원선을 놓을 자리는 신호선이 지나갈 자리와 같은 곳입니다.

클럭은 프로세서가 일하는 박자의 빠르기, 곧 동작 속도입니다(「왜 클럭은 4GHz에서 멈췄나」). 전원을 나르는 배선망이 전류를 가로막아 생긴 전압 강하가 100밀리볼트(밀리볼트는 볼트의 천분의 일)에 이르면, 목표 클럭이 최대 500메가헤르츠 깎일 수 있습니다 (DOI: 10.1109/impact56280.2022.9966707, RISC-V CPU 한 대를 사례로 한 특성화와 모델링). 저자들의 환산으로는 1기가헤르츠짜리 CPU라면 성능이 절반으로 주저앉는 크기입니다.

칩 바깥의 패키지(칩을 감싼 껍데기)·보드·전압 조정 모듈도 전압 강하를 최대 5.8% 더 얹습니다. 1볼트 공급이라면 0.058볼트입니다. 그것만으로 목표 클럭이 최대 250메가헤르츠 더 깎일 수 있습니다 (DOI: 10.1109/impact56280.2022.9966707).

이 문제가 커진 것은 흘려야 할 전류가 커졌기 때문입니다. 2010년의 한 논문은 고성능 칩이 1제곱센티미터당 100와트 이상을 내뿜고 100암페어가 넘는 공급 전류를 요구하게 될 것이라고 전망했습니다 (DOI: 10.1109/ectc.2010.5490755, 당시의 전망치). 전류가 클수록 같은 선에서 잃는 전압도 커집니다.

그 전류를 나르는 굵은 선이 앞면에 있습니다. 2나노 노드를 다룬 한 연구는 미세화가 낳은 과제로 앞면 배선층의 혼잡을 꼽습니다 (DOI: 10.1109/iedm19574.2021.9720528, 저자들의 문제 진술). 전력선을 굵게 하면 신호가 갈 자리가 줄고, 가늘게 하면 전압이 떨어집니다.

반대 방향의 고리도 있습니다. 전력 밀도는 칩의 같은 넓이에서 쓰는 전력입니다(「왜 클럭은 4GHz에서 멈췄나」). 각스트롬 시대의 로직 스케일링을 정리한 초청 강연 요약은, 전압 강하가 줄면 동작 전압을 낮출 수 있고 그러면 전력 밀도가 내려가 열이 덜 난다고 적습니다 (DOI: 10.1149/ma2026-01221255mtgabs, 초청 강연 요약·저자 표현은 "할 수 있다"). 전기와 열은 처음부터 한 고리입니다.

전력을 뒤로 돌린다

2022년, 한 연구진이 웨이퍼 한 장을 뒤집어 놓고 뒷면을 갈았습니다. 최종 실리콘 두께가 500나노미터 미만이 될 때까지였습니다 (DOI: 10.1109/ectc51906.2022.00244, 제작과 측정). 웨이퍼 박화(wafer thinning)는 회로를 다 만든 실리콘 판의 뒷면을 갈아 내, 원래 두께의 수십 분의 일에서 천 분의 일 아래까지 얇게 만드는 공정입니다.

후면 전력공급(backside power delivery)은 트랜지스터에 전기를 먹이는 배선을 앞면에서 걷어 내 웨이퍼의 뒷면으로 옮기고, 앞면은 신호 배선에만 내주는 방식입니다. 건물 한쪽 벽에 전선과 통신선을 함께 붙여 두다가, 전선만 뜯어 건물 반대편 벽으로 옮기는 일과 같습니다. 두 선이 자리를 다투지 않게 되는 대신, 반대편 벽을 새로 쓸 수 있게 만드는 공사가 생깁니다.

앞뒤를 잇는 수직 통로는 실리콘 관통 전극, 곧 칩을 위아래로 꿰뚫은 구멍에 금속을 채운 배선입니다(「계산보다 나르기가 느리다」). 여기서는 지름이 수백 나노미터라 나노 관통 전극이라 부릅니다. 그 통로가 착지할 자리도 필요합니다. 매립 전력 레일(buried power rail, BPR)은 트랜지스터 위 배선층에 놓여 있던 전원선을, 트랜지스터 아래 실리콘 속으로 파 내려 묻어 둔 것입니다. 같은 건물로 치면 천장의 배관을 바닥 밑에 묻어 천장을 비우는 일입니다.

그 연구진은 뒷면에서 나노 관통 전극을 뚫어 이 매립 레일에 착지시켰고, 정렬 오차가 10나노미터보다 작았습니다. 정렬 오차는 위아래로 맞닿아야 할 지점끼리 실제로 어긋난 정도입니다(「사이에 아무것도 끼우지 않는다」). 통로를 텅스텐·코발트·루테늄으로 채워 저항을 쟀고, 측정값은 시뮬레이션과 잘 맞았습니다 (DOI: 10.1109/ectc51906.2022.00244).

매립 레일에 앞뒤 양쪽으로 배선을 이은 핀펫도 실제로 만들어졌습니다. 핀펫은 채널을 지느러미처럼 세워 게이트가 세 면을 감싸게 한 트랜지스터입니다(「트랜지스터는 스위치다」). 이 소자에서 뒷면 통로는 깊이 약 323나노미터였고, 매립 레일 저항은 뒷면 공정 뒤에도 변하지 않았습니다(텅스텐 충전을 개선하면 26~29% 낮아졌습니다). 같은 초록의 더 큰 숫자는 성격이 다릅니다. 2나노 설계규칙의 저전력 64비트 CPU 전력 지도에서, 회로가 바쁘게 켜고 꺼질 때 생기는 동적 전압 강하와 평균 전류로 생기는 정적 전압 강하의 최악값이 각각 82%·96% 작을 것이라는 대목은 측정이 아니라 예측입니다. 무엇과 견준 예측인지도 「어떤 기준 구성」이라고만 적혀 있습니다 (DOI: 10.1109/ted.2022.3205561, 소자는 제작·측정, 전압 강하는 예측).

이득은 전기에만 오지 않습니다. 표준 셀(standard cell)은 칩 설계에서 블록처럼 늘어놓는 작은 기본 회로이고, 그 높이는 배선 몇 가닥이 지나갈 폭인지로 셉니다. 그 한 가닥 폭이 트랙입니다. 전원선을 앞면에 두면 6트랙, 묻으면 5트랙, 뒷면으로 넘기면 4트랙입니다. 이 숫자는 한 비교 연구가 초록의 배경에 적어 둔 것입니다 (DOI: 10.1109/islped58423.2023.10244504).

그 연구가 직접 계산한 것은, 셀이 낮아진 만큼 게이트올어라운드 구조의 나노시트 폭도 줄일 수 있다는 데서 시작합니다. 게이트올어라운드는 게이트가 채널을 사방에서 둘러싸는 구조이고, 나노시트는 그 채널을 이루는 얇은 판입니다(「트랜지스터는 스위치다」). 폭을 줄이자 게이트를 여닫을 때마다 채워야 하는 전기의 양인 게이트 용량이 각각 26%·40% 줄었습니다. 셀 내부 전력은 33%·40% 넘게 개선됐고, 칩 전체 전력은 24%·30% 넘게 내려갔습니다. 배치 면적은 앞면 대비 7%, 뒷면까지 가면 거기서 17% 더 줄었습니다 (DOI: 10.1109/islped58423.2023.10244504, 설계 연구. 「3나노」는 제목에만 있고 초록은 노드를 적지 않습니다).

그 이득이 무엇을 바꿔서 오는지는 따로 봐야 합니다. 3나노 표준 셀을 5나노 실제 칩에 맞춰 보정한 계산에서, 같은 면적이면 전원선을 묻은 셀은 지연(신호가 셀을 지나는 데 걸리는 시간)도, 천이 시간(출력이 바뀌는 데 걸리는 시간)도, 내부 전력도, 핀 용량도 모두 줄었습니다 (DOI: 10.1109/ted.2021.3138865, 보정된 계산). 내부 전력이 느는 경우는 따로 있습니다. 나노시트 셀에서 채널 수를 늘려 지연을 더 줄일 때입니다. 이때 전력을 늘리는 것은 전원선을 묻은 일이 아니라 채널 수입니다(앞 문단에서 줄인 것은 나노시트의 폭이었습니다).

이 계산의 결론은 핀 기반 셀 쪽으로 기웁니다. 에너지-지연 곱은 한 번 동작하는 데 드는 에너지와 걸리는 시간을 곱한 값으로, 작을수록 효율적입니다. 전원선을 묻은 핀 기반 셀의 에너지-지연 곱은 묻지 않은 같은 셀보다 12%, 전원선을 묻은 나노시트 셀보다 10% 작았습니다 (DOI: 10.1109/ted.2021.3138865).

Arm Cortex-A53을 imec의 3나노급 공정 규칙으로 물리설계까지 돌려 앞면·매립·뒷면을 차례로 견준 벤치마크도 있습니다 (DOI: 10.1109/ted.2022.3186657, 물리설계 흐름 벤치마크). 앞면 전력망에 전원선만 묻자 온칩 전압 강하가 25%, 칩 밖 전압 출렁임이 17% 내려갔습니다. 전압이 흔들려도 회로가 틀리지 않게 미리 더 얹어 두는 여유 전압인 가드밴드 전압은 21% 내려갔습니다. 전력망 자체를 뒷면으로 옮기면 같은 세 값이 85%·30%·60%가 됐습니다. 다만 이 백분율들이 무엇을 기준선으로 삼았는지는 초록에 적혀 있지 않습니다.

앞면이 하고 있던 다른 일

뒷면은 신호 배선에도 쓸 수 있습니다. 2나노 노드를 겨냥한 한 연구는 앞뒤를 잇는 나노 관통 전극을 실제로 만들어 저항 약 20옴, 정전용량(전기를 머금는 정도) 약 0.04펨토패럿을 쟀습니다 (DOI: 10.1109/iedm19574.2021.9720528, 나노 관통 전극은 제작·측정). 같은 연구의 설계 평가에서는 SRAM의 큰 블록에서 긴 배선을 뒷면으로 넘기자 성능과 전력효율이 앞면 대비 최대 44%·32% 좋아졌습니다. 긴 배선을 모는 로직 셀에서는 속도가 최대 2.5배, 에너지효율이 60% 올랐습니다 (DOI: 10.1109/iedm19574.2021.9720528, 2나노 설계의 평가값).

한 낸드 제조사의 적층 구조는 메모리 셀 웨이퍼 뒷면에 알루미늄 배선 한 층을 두고 신호를 나릅니다. 응력이동(stress migration)은 금속 원자가 응력을 받아 밀려나며 선이 끊기는 고장입니다. 이 뒷면 배선의 응력이동에 실리콘 기판이 미치는 영향이 실험과 수치해석으로 함께 다뤄졌습니다 (DOI: 10.1109/irps48203.2023.10117817, 실험과 시뮬레이션).

앞면의 전력망은 전기만 나르고 있던 게 아니었습니다. 뒷면 전력망을 전제로 클럭과 신호 배선을 함께 최적화하는 틀을 제안한 2026년 프리프린트가 그 자리를 적습니다. 뒷면에 생긴 배선 자원은 유한해서 클럭과 신호 사이에 나눠 써야 하고, 앞면의 전력-접지 차폐가 사라지면서 신호 무결성, 곧 신호가 일그러지지 않고 제 모양대로 도착하는 정도가 심하게 나빠진다는 것입니다. 앞면의 굵은 전원선과 접지선은 그동안 신호선 사이에 서서 간섭을 막아 주고 있었습니다. 다만 이 프리프린트는 자기가 그 문제를 완화한다고 보고합니다. 뒷면 배선을 거꾸로 활용해 결합 잡음과 누화(옆 선의 신호가 번져 들어오는 것)를 줄였고, 차폐를 따로 더 넣지 않고도 타이밍과 주파수와 신호 무결성이 개선됐다는 것입니다 (arXiv:2607.13700v1, 프리프린트·초록에 수치 없음).

더 정면으로 겨눈 연구도 있습니다. 전기를 나르는 알갱이가 서로 다른 n형과 p형 트랜지스터를 위아래로 포개는 차세대 구조에서, 뒷면 전력망에 닿는 연결 방식 세 가지를 면적을 맞춰 비교한 3D-TCAD 시뮬레이션입니다 (DOI: 10.1109/ted.2025.3608778, 3D-TCAD 시뮬레이션). 첫째는 기둥처럼 긴 관통 비아, 둘째는 선 모양 관통 비아, 셋째는 앞면 금속선과 앞뒤 연결만 맡는 작은 셀인 전력 탭 셀을 거쳐 앞뒤를 잇는 방식입니다. 이 시뮬레이션에서는 세 번째가 나았습니다. 긴 관통 비아보다 같은 전력에서 주파수가 2.2% 높고, 같은 주파수에서 전력이 4.7% 낮았습니다. 셀 높이를 줄여도 세 번째 방식은 성능이 유지됐고, 긴 관통 비아 쪽은 저항과 원치 않게 생기는 기생 용량이 늘어 나빠졌습니다. 주파수를 손해 보지 않으면서 면적을 12% 줄일 수도 있었습니다.

제목이 「앞면 연결의 우위」라고 해서 전력을 다시 앞면으로 돌리자는 말은 아닙니다. 전력망은 여전히 뒷면에 있고, 앞뒤를 잇는 길을 굵은 수직 기둥으로 뚫을 것이냐 앞면 금속을 타고 돌아갈 것이냐를 겨룬 것입니다. 그 우위가 잘 나오는 구간에도 조건이 붙습니다. 게이트 피치, 곧 한 트랜지스터의 게이트에서 옆 트랜지스터의 게이트까지의 간격(「「3나노」는 무엇의 길이인가」)으로 12~71개 범위라야 전력 탭 셀을 끼워 넣을 여유가 나옵니다.

갈아 없앤 것이 열 확산판이었다

2014년, 한 팀이 65나노 시스템 칩(여러 기능을 한 칩에 담은 것)에 히터와 온도 센서를 심고 그 위에 메모리를 얹었습니다. 시험칩의 측정과 시뮬레이션을 맞대 보고, 다이 두께의 영향은 탐색용 열 시뮬레이션으로 따로 살폈습니다. 다이는 웨이퍼에서 잘라 낸 칩 한 조각입니다. 그 결론은 이렇습니다. 실리콘 관통 전극을 쓰려고 얇게 간 다이는 열을 옆으로 퍼뜨리는 능력이 줄어 핫스팟을 악화시킬 수 있고, 반대로 얇게 갈지 않은 적층 다이는 열 확산판 노릇을 해 문제를 덜어 줄 수 있습니다 (DOI: 10.1109/icecs.2014.7050086, 시험칩 측정과 시뮬레이션·두께 효과는 탐색 시뮬레이션). 열 확산판(heat spreader)은 열을 옆으로 넓게 퍼뜨려 한 점에 몰리지 않게 하는 판입니다.

웨이퍼 박화가 갈아 내는 것이 바로 그 판입니다. 회로는 웨이퍼의 맨 윗면 얇은 층에만 들어 있고, 나머지는 그것을 떠받치는 실리콘입니다. 뒷면에서 배선을 끌어오려면 그 실리콘을 거의 다 깎아 내야 합니다.

열저항(thermal resistance)은 어떤 층이 열을 밖으로 내보내기를 얼마나 싫어하는지를 나타내는 값입니다. 같은 두께라도 솜이불은 열저항이 크고 알루미늄 판은 작습니다. 칩 안에서 열이 나가려면 여러 층을 차례로 지나야 하고, 그 층들의 열저항이 차례로 더해집니다. 자기발열(self-heating)은 트랜지스터가 스스로 흘린 전류 때문에 자기 자신이 데워지는 것입니다. 옆 회로가 뜨거워서 덩달아 데워지는 것과는 다르고, 그래서 대책도 다릅니다. 칩을 통째로 식히는 일과, 소자 하나가 제 열을 어디로 버리느냐는 서로 다른 문제입니다.

앞의 초청 강연 요약은 이 자리를 양쪽에서 적는데, 도움 쪽이 먼저입니다. 뒷면으로 옮기면 남은 앞면 배선층의 열저항이 낮아지고 뒷면 금속층이 열을 옆으로 더 잘 퍼뜨릴 수 있어서, 후면 전력공급이 일부 열 문제를 도울 수도 있다는 것입니다. 그러고는 「그러나」로 돌아섭니다. 트랜지스터 아래의 실리콘 기판은 그동안 효과적인 열 확산판 노릇을 해 왔고, 그것을 극단적으로 갈아 내거나 아예 없애는 데서 오는 자기발열이 핵심 우려라는 것입니다 (DOI: 10.1149/ma2026-01221255mtgabs, 초청 강연 요약·저자 표현은 "할지도 모른다").

앞면 배선층도 열이 지나가기 쉬운 길은 아닙니다. 18나노미터 금속 피치(금속선 사이 간격)로 12층을 쌓은 배선을 놓고, 층을 수직으로 뚫고 지나가는 방향의 열저항을 추정하는 해석 모형이 있습니다. 그 값은 금속선과 비아(층과 층을 잇는 짧은 수직 연결)가 얼마나 빽빽한지, 그 사이를 메운 절연체가 열을 얼마나 잘 나르는지의 함수로 계산됩니다. 이 모형의 절연체 물성과 비아 연결 구성은 위탁 생산 공장이 만든 시험용 칩으로 실험 검증됐습니다 (DOI: 10.1109/ectc51529.2024.00084, 모형 + 실험 검증).

열이 막히는 자리는 실리콘만도 아닙니다. 로직 칩과 HBM을 받침판 위에 나란히 얹은 패키지 모형에서, 후면 전력공급 구조의 열 병목을 열전도도가 낮은 이산화규소 접합층으로 지목한 모델링 연구가 있습니다. HBM은 계산하는 칩 바로 옆에 붙여 쓰는 메모리입니다(「계산보다 나르기가 느리다」). 위에서 냉각제를 칩에 직접 쏘는 제트와 아래의 아주 가는 물길인 미세채널로 함께 식히는 양면 냉각을 넣으면 로직의 최고 온도를 22% 낮출 수 있다고 이 연구는 보고합니다 (DOI: 10.1109/itherm55375.2024.10709471, 모델링 비교).

온도 숫자를 읽는 법을 알려 주는 논문이 하나 있습니다. 나노시트 소자와 n형·p형을 포갠 소자의 열을 열 SPICE로 풀고 유한요소해석과 이어 붙여, 트랜지스터에서 패키지까지 한 줄로 계산한 2025년 시뮬레이션 연구입니다 (DOI: 10.1109/iedm50572.2025.11353735, 열 SPICE와 유한요소해석). 이 논문은 자기가 쓰는 ΔT를 못 박습니다. ΔT(델타 T)는 칩의 최고 온도에서 주변 온도를 뺀 값, 곧 주변보다 얼마나 더 뜨거워졌는지입니다.

그 눈금 위에서 트랜지스터의 자기발열은 ΔT에 2~9도를 보탭니다. 핫스팟 하나가 최대 ΔT의 27~53%를 차지합니다. 소자를 포개는 구조는 나란히 두는 구조보다 최대 ΔT가 27~25% 높습니다. 완화책 네 가지는 배선층에 전기는 나르지 않는 더미 비아를 넣는 것, 질화알루미늄 접합 산화막, 열 전용 비아, 그리고 후면 전력공급 안의 고열전도 절연체이고, 각각 최대 ΔT를 5%·5%·7%·23% 줄입니다 (DOI: 10.1109/iedm50572.2025.11353735).

40퍼센트와 2도 — 같은 자로 잰 값이 아니다

이 글에 나오는 온도 숫자들은 서로 다른 것을 잰 값이라, 한 줄에 놓고 견줄 수 없습니다. 자가 갈리는 곳은 넷입니다. 무엇의 온도인가(칩의 한 점, 가장 뜨거운 자리, 칩 전체의 최고점, 소자 하나). 무엇과 견주는가(앞면 구조, 평면 칩, 냉각을 넣기 전). 퍼센트인가 도인가. 퍼센트라면 온도 자체(섭씨든 켈빈이든)의 몇 퍼센트인가, 주변보다 오른 폭의 몇 퍼센트인가. 같은 변화라도 섭씨·켈빈·상승분 기준이 저마다 다른 숫자를 내고, 출발점이 작은 쪽으로 재면 퍼센트가 크게 나옵니다.

층위가 다르면 순위도 바뀝니다. 도입의 시뮬레이션은 트랜지스터 바닥에 뒷면 접점을 내는 구조의 핫스팟 온도가 가장 높다고 적었습니다. 그런데 게이트올어라운드 소자의 열을 본 다른 논문은 정반대로 들리는 말을 합니다. 여러 후면 구조 가운데 뒷면 접점 구조가 자기발열과 기생 성분을 더 잘 억제하고, 트랜지스터와 배선층 사이의 접점층에 관통 전극을 두는 구조는 성능 열화를 크게 겪는다는 것입니다 (DOI: 10.1109/ted.2025.3569614, SPICE 호환 동적 열 모형). 둘은 모순이 아닙니다. 앞은 칩 수준의 핫스팟 온도이고, 뒤는 그 초록이 스스로 「소자-회로 층위」라 적은 자기발열입니다. 다만 두 논문은 서로를 인용하지도 반박하지도 않습니다. 각자 밝혀 둔 층위에서 우리가 읽어 낸 화해입니다.

같은 논문에 더 중요한 문장이 있습니다. 회로의 동적 성능을 지배하는 것은 자기발열이 아니라 기생 성분이고, 자기발열은 대신 열 캐리어 주입이나 바이어스 온도 불안정성처럼 소자를 서서히 늙게 하는 열화 현상을 악화시킨다는 것입니다 (DOI: 10.1109/ted.2025.3569614). 이 모형의 층위에서 자기발열이 먹는 것은 주로 속도가 아니라 수명이라는 뜻입니다.

무엇을 가정했느냐도 숫자를 바꿉니다. 히터와 온도 센서를 내장한 시험칩으로 뒷면 금속층의 열 확산을 직접 재 보니, 뒷면 금속선을 온도가 기울어진 방향으로 놓는 편이 열 확산에 더 효과적이었습니다. 같은 연구는 패키지 수준 모형의 결과에 이렇게 적습니다. 전력 분포를 무엇으로 가정했느냐가 후면 전력공급의 열 페널티 지표를 매우 크게 좌우하므로, 정확한 해석을 하려면 그 가정이 먼저 정의돼 있어야 합니다 (DOI: 10.1109/ectc51529.2024.00166, 시험칩 실험과 모형). 청구서의 액수를 가정이 정한다는 말입니다. 같은 연구의 작은 단위 구조 시뮬레이션에서는, 뒷면 금속 스택에 열전도도 높은 절연체와 높은 금속 밀도를 함께 쓰면 열 성능이 나아졌습니다.

조건이 바뀌면 방향까지 뒤집힙니다. 64코어 시스템 칩을 1제곱센티미터당 140와트로 놓고 적층 구조와 배선층을 바꿔 본 시뮬레이션에서, 후면 전력망을 넣으면 평면 칩에서는 최고 온도가 2도 오르고, 메모리를 로직 위에 얹은 3차원 구조에서는 2도 내려갔습니다 (DOI: 10.1109/isvlsi61997.2024.00018, 시뮬레이션). 같은 기술이 평면에서는 손해, 적층에서는 이득으로 부호가 바뀐 것입니다. 왜 갈리는지는 초록이 설명하지 않습니다. 그래서 「후면 전력공급은 칩을 몇 도 데운다」처럼 조건 없이 한 숫자로 말할 수 없습니다. 같은 시뮬레이션은 메모리를 로직 위에 얹은 구조가 평면 기준선보다 최고 온도가 5도 높고, 3층으로 쌓으면 12도 높아져 열을 빼내는 효율을 33% 더 끌어올려야 한다고도 적습니다.

같은 A14 노드에서도 연구가 다르면 숫자가 또 다릅니다. 같은 설계를 앞면과 뒷면으로 각각 구현해 물리설계로 비교한 평가에서, 후면 전력공급을 쓴 CPU의 국소 온도는 앞면 대비 약 40% 더 높을 수 있었습니다 (DOI: 10.1109/iedm45625.2022.10019349, 물리설계 기반 평가). 이 값이 온도 자체의 비율인지 상승분의 비율인지는 초록이 밝히지 않습니다. 같은 평가의 이득도 함께 읽어야 합니다. 같은 주파수에서 후면 전력공급을 쓴 평면 칩은 앞면 평면 칩보다 전력이 57% 작았고, 비슷한 전력·성능에서 면적이 8% 줄었습니다.

같은 평가는 전기와 열이 반대쪽을 가리키는 장면도 보여 줍니다. CPU 위에 CPU를 얹고 전원을 아래, 냉각기를 위에 둔 구조에서 위쪽 다이는 전압 강하가 39% 크고, 아래쪽 다이는 온도가 17% 높았습니다. 이 구성에서는 전원에서 먼 쪽이 전기에서, 냉각기에서 먼 쪽이 열에서 손해를 봤습니다. 두 지표가 반대 방향을 가리켜 전력 무결성과 열 신뢰성의 공동설계·최적화에 추가 과제가 생길 수 있다는 것이 저자들의 맺음말입니다 (DOI: 10.1109/iedm45625.2022.10019349).

이제 이 절의 숫자를 자째 적으면 이렇습니다. 40%는 국소 온도, 14%는 핫스팟 온도, 2도는 칩 최고 온도, 22%는 로직 최고 온도입니다. 노드·전력 분포·냉각 경계조건(바깥에서 얼마나 식혀 주는가) 가운데 무엇이 다른지가 수치마다 다르고, 온도 자체의 비율인지 상승분의 비율인지도 통일돼 있지 않습니다. 도입의 표에도 이미 같은 경고가 들어 있었습니다. 같은 시뮬레이션에서 전력 비아 방식은 매립 레일 방식보다 기판이 훨씬 얇은데도 핫스팟 온도 차이가 1% 남짓에 그쳤고(같은 초록의 비교값으로 환산), 저자들은 그 까닭을 옆면 접촉 구조와 뒷면 금속 밀도로 듭니다 (DOI: 10.1109/iedm50854.2024.10873426). 얇기만으로 열이 정해지지 않습니다.

온도는 다시 전압 강하로 돌아옵니다. 3차원 적층 시스템의 전기와 열을 함께 푼 2009년 해석은 온도가 직류 전압 강하에 미치는 영향을 무시할 수 없다고 적습니다. 열계면 물질(칩과 냉각기 사이를 메우는 물질)의 열전도도, 범프(칩을 기판에 잇는 작은 금속 돌기)의 밀도, 다이를 쌓은 순서, 전원이 붙은 위치가 최종 전압 강하와 핫스팟 온도를 동시에 바꿉니다 (DOI: 10.1109/epeps.2009.5338465, 파라미터화 전기-열 공동해석). 이 해석이 고리 자체를 계산하지는 않았지만, 금속은 뜨거울수록 저항이 커진다는 일반 원리로 이으면 고리는 이렇게 돕니다. 열이 저항을 올리고, 저항이 전압 강하를 키우고, 전압 강하를 메우려 전압을 올리면 다시 열이 납니다.

이미 비싼 웨이퍼를 갈아 내는 일

얇게 갈기 전에 웨이퍼는 받침판에 잠시 붙여 둡니다. 이 임시 접합 단계를 두고 얇은 웨이퍼 공정을 정리한 2013년 논문은 이렇게 적습니다: "임시 접합 단계에 이른 웨이퍼는 이미 수많은 공정을 지나왔기 때문에 그 자체로 상당한 가치를 지닌다." 갈기 직전의 그 판은 이미 공정을 거의 다 거친 비싼 물건입니다. 이 논문이 내놓은 도구는 갈기 전에 접착제 두께와 균일도와 접합 보이드(접합면에 갇힌 빈틈)를 한 번에 재서 합격·불합격을 가르는, 생산 라인 안의 적외선 계측입니다 (DOI: 10.1109/3dic.2013.6702341, 계측 장비 개발).

수율이 여기 걸립니다. 수율은 만든 것 가운데 실제로 팔 수 있는 상태로 나온 것의 비율입니다(「하나로 만들지 않기로 했다」). 그 판에 결함이 생기면 그때까지 들인 공정 전부가 함께 버려집니다. 후면 공정은 극단적으로 얇게 갈면서 두께를 매우 고르게 지켜야 합니다. 2020년의 공정 실증은 웨이퍼 전체에 걸쳐 가장 두꺼운 곳과 가장 얇은 곳의 차이, 곧 총 두께 편차를 70나노미터 미만으로 지키며 마이크로미터 아래까지 갈았습니다. 윗면 크기 180×250나노미터의 나노 관통 전극을 뚫어 앞뒤를 이었고, 만든 구조에서 최대 99%의 전기적 양품 연결을 측정했습니다 (DOI: 10.1109/ectc32862.2020.00020, 공정 실증과 측정).

정렬은 또 다른 문제입니다. 웨이퍼를 붙이는 동안 웨이퍼 위 패턴의 배치가 미세하게 뒤틀려, 뒷면 패턴의 정렬 요구가 가혹해집니다. 2024년의 한 제작 실증은 그 요구를 완화하는 쪽으로 답했습니다. 앞면 노광으로 매립 레일 위에 스스로 맞춰 놓은 긴 슬릿 모양의 나노 관통 전극을 쓰면 뒷면 정렬에 여유가 생깁니다. 여기에 깎다가 멈출 자리로 미리 묻어 둔 10나노미터 두께의 실리콘게르마늄 식각 정지층에서 정확히 멈추는 박화 순서를 붙였고, 배리어 없이 몰리브덴으로 채운 나노 관통 전극을 처음으로 실증했습니다 (DOI: 10.1109/ted.2024.3487080, 제작 실증).

얇은 웨이퍼 뒷면의 구리를 화학적 기계 연마로 깎을 때도 어려움이 셋 있습니다. 화학적 기계 연마는 약품 섞인 연마액을 흘리며 패드로 문질러 표면을 평평하게 깎는 공정입니다(「사이에 아무것도 끼우지 않는다」). 첫째, 접착제가 기체를 내뿜고 변형돼 두께 편차가 커지면서 다이 안에 잔사가 남습니다. 둘째, 웨이퍼가 깨질까 봐 힘을 약하게 주다 보니 가장자리에 잔사가 남습니다. 셋째, 연삭 자국의 오목한 곳에 구리가 남습니다. 같은 논문은 해법도 셋 내놓습니다. 열가소성 대신 열경화성 접착제, 낮은 압력에 구리를 빨리 깎는 연마액으로 더 오래 연마하되 부식 피하기, 오목한 곳에는 표면 보호가 강한 연마액입니다 (DOI: 10.1109/3dic.2013.6702335, 공정 개발).

트랜지스터가 견디는지는 앞에서 본 핀펫 제작 연구 한 건이 답합니다. 뒷면 공정 뒤 문턱전압 회복 등을 위해 열처리를 더하자 켜짐·꺼짐 전류 특성이 비슷하거나 오히려 좋았고, 열처리 선택에 따라 켜짐 전류가 최대 8%·15% 높았습니다 (DOI: 10.1109/ted.2022.3205561).

남는 것은 시간이 걸려 드러나는 고장입니다. 전기이동(electromigration)은 전류가 오래 흐르며 금속 원자를 밀어내 선이 끊기는 현상입니다. 전기이동을 전기·열·응력 결합 모형으로 다룬 시뮬레이션 연구는 세 가지 후면 구조를 텅스텐·루테늄·몰리브덴별로 비교해 2나노 노드에서 고장까지의 시간을 예측합니다. 시뮬레이션이지만 고장 위치와 저항 열화가 여러 금속에서 실험과 잘 맞았다고 저자들은 적습니다 (DOI: 10.1109/iedm45741.2023.10413884, 결합 시뮬레이션·실험과 대조).

Intel 4 공정에서 후면 전력 통로를 쓴 108·124메가비트 SRAM에는 대량생산 라인에서 나온 실리콘 데이터가 있고, 이 논문에서 가장 무거운 문장은 성능 수치가 아닙니다. 대량생산 실리콘 데이터가 PowerVia로 인한 고유한 수율 고장 모드나 성능 고장 모드가 없음을 확인해 준다는 것이 저자들의 보고입니다. 비교 대상 설계와 견줘 최소 동작 전압은 같거나 나았고, 성능은 개선됐으며, 비트 밀도는 고전류 SRAM의 한 배열에서 2% 높았습니다. 같은 초록에서 자주 인용되는 「성능 약 6% 향상, 전압 강하 약 30% 감소」는 이 논문이 참고문헌으로 끌어온 다른 발표의 값이고, 이 SRAM의 측정값이 아닙니다. 저자들은 SRAM에는 로직과 다른 고유한 절충이 있어 비트셀과 주변 회로를 따로 설계해야 한다고도 적습니다 (DOI: 10.1109/isscc49657.2024.10454501, 대량생산 실리콘 데이터).

냉각을 칩 안으로 넣으면 웨이퍼가 두꺼워진다

열이 나갈 길이 막혔다면 냉각수를 칩 안으로 들이자는 생각이 자연스럽습니다. 그 생각을 실제로 만들어 시험한 2011년 논문은 당시 기술을 이렇게 적었습니다. "현재의 액체 냉각 기술은 웨이퍼 두께를 필연적으로 늘리는데, 이는 관통 전극 기술의 추세와 반대다." 저자들은 관통 전극의 성능을 해치지 않는 히트싱크를 만들어 공랭과 비교해 열 시험을 했고, 그 모양이 관통 전극의 정전용량에 미치는 영향도 보고했습니다 (DOI: 10.1109/ectc.2011.5898797, 설계·제작·열 시험).

여기서 전기와 냉각의 요구가 정면으로 부딪힙니다. 전기를 뒤로 돌리려면 웨이퍼가 얇아야 하고, 물을 들이려면 두꺼워야 합니다.

후면 전력공급을 겨냥한 냉각 설계도 있습니다. 제목부터 완화 전략이고, 저자들이 세운 문제는 CPU의 전력 그리드와 칩 위 강제 냉각 사이의 열저항이 크게 늘었다는 것입니다. 저자들의 답은 배선층이 3차원 미세채널 냉각기와 닮았다는 데서 착안한, 배선층 안의 미세채널과 칩 위 제트를 합친 양면 냉각입니다. 유한요소해석 결과, 283켈빈(절대온도 눈금으로 적은 차가운 물의 온도)·초속 0.06미터의 물을 넣으면 최고 온도가 20% 이상, 약 20도 내려갑니다. 열이 고르게 날 때든 실제 전력 지도대로 날 때든 같았습니다. 그 대가는 물을 밀어 넣는 데 드는 2581파스칼의 유입 압력입니다 (DOI: 10.1109/ectc51529.2024.00241, 유한요소해석). 20%와 20도를 함께 적어 준 드문 경우입니다.

때로는 열을 흘리는 게 아니라 막아야 합니다. 뜨거운 프로세서 층과 온도에 민감한 저전력 층을 함께 쌓을 때, 프로세서 층에는 미세유체 냉각을, 저전력 층에는 공기나 진공 공동으로 열 절연을 넣는 설계입니다. 열 모델링에서 프로세서 층의 전력 밀도를 1제곱센티미터당 50와트에서 100와트로 올릴 때, 저전력 층의 온도 상승은 열 절연이 있으면 4도, 없으면 22도였습니다 (DOI: 10.1109/3dic.2013.6702398, 열 모델링. 종횡비 23대 1의 관통 전극은 실제로 만들었습니다).

전기와 열을 한 채널에서 해결하려는 설계도 있습니다. 층 사이에 흐르는 액체가 냉각과 발전을 겸하는 구조입니다. 설계 프레임워크와 모형으로 계산하면, 그 연구 시점의 최신 설계 기법 대비 전압 강하를 최대 53%·30% 개선하면서(각각 60와트·190와트 다이) 최고 온도를 52도 아래로 유지하고, 관통 전극 면적을 더 쓰지 않습니다. 같은 논문이 한정어도 붙입니다. 핫스팟이 있으면 그 전압 강하 개선 폭이 평균 대비 최대 21%까지 줄어듭니다 (DOI: 10.1109/islped.2019.8824895, 설계 프레임워크와 모형).

열만 흘리는 전용 관통 전극은 더 단순해 보이지만, 유한요소해석은 기대를 낮춥니다. 칩 전체를 덮는 전극 격자는 평균 온도를 약간만 떨어뜨렸고, 핫스팟 근처에서는 밀도뿐 아니라 어떻게 배치했느냐에 효과가 달려 있었습니다 (DOI: 10.1109/dsd.2011.70, 유한요소해석).

이 절의 냉각 방식들은 대부분 모형이거나 실험실 시제품이라, 이 근거만으로는 실제 칩에 쓰인다고 말할 수 없습니다.

청구서의 크기를 정하는 것

도입의 그 표로 돌아갑니다. 다섯 행 가운데 전기가 가장 잘 통하는 행이 가장 뜨거운 행이었고, 저자들이 거기서 끌어낸 결론은 승자 지목이 아니었습니다. 설계와 공정을 함께 최적화하는 방법론에 따라, 어떤 전력공급 기술과 자원을 고르고 CPU의 전력 무결성 예산을 어떻게 배분할지를 절충했다는 것이 이 시뮬레이션 연구가 실제로 내놓은 것입니다 (DOI: 10.1109/iedm50854.2024.10873426). 전력 무결성(power integrity)은 전압을 흔들림 없이 제대로 공급하는 정도입니다.

3나노 너머의 SRAM 블록에서 자기발열을 본 다른 연구의 결론도 같은 모양입니다. 열 RC 회로망 모형으로 계산하면, 같은 설계를 전통적인 앞면 전력공급으로 구현한 것과 견줘 성능도 안정성도 면적도 낫습니다. 그러나 저자들은 바로 이어서 적습니다. 그 독특한 구조 특성 때문에 회로 성능과 열 신뢰성의 공동설계·최적화가 추가 과제를 낳는다는 것입니다 (DOI: 10.1109/irps48228.2024.10529350, 열 RC 회로망 모형).

열이 성능을 막는 지점에는 이름도 붙어 있습니다. 후면 전력공급이 아니라 3차원 프로세서-메모리 적층의 성능·에너지·온도를 함께 관리한 프리프린트가 꺼낸 개념입니다. 유효 열용량은 그 지점을 넘어서면 전압과 주파수를 더 올려도 성능이 더는 늘지 않는 발열량입니다. 이들의 제어기는 시뮬레이터에서 고정 주파수 대비 에너지-지연제곱 곱(속도를 더 무겁게 치는 효율 지표)을 최대 30% 개선하고 코어 온도를 최대 8켈빈 낮췄습니다. 부하에 따라 클럭을 올리고 내리는 리눅스의 온디맨드 방식과 같은 에너지효율에서는 6켈빈 낮아, 수명 신뢰성을 최대 59% 높였습니다 (arXiv:1808.09087v2, 프리프린트·시뮬레이터 기반).

그래서 이 근거들이 가리키는 답은 청구서입니다. 전기를 뒤로 돌리면 전압 강하가 줄고 앞면이 비고 셀이 낮아집니다. 대부분 시뮬레이션이지만 여러 연구가 서로 다른 방법으로 같은 방향을 가리킵니다. 그리고 그 값이 세 곳에서 청구됩니다. 열로 청구되는 것은 갈아 없앤 실리콘이 열 확산판이었기 때문입니다. 공정으로 청구되는 것은 이미 비싼 웨이퍼를 고르게 갈아야 하기 때문입니다. 신뢰성으로 청구되는 것은, 한 열 모형 연구가 자기발열은 속도보다 소자 노화를 주로 악화시킨다고 보고했고 SRAM 연구가 성능과 열 신뢰성의 공동설계를 추가 과제로 꼽았기 때문입니다.

청구서의 크기는 조건이 정합니다. 한 시뮬레이션에서는 평면 칩이냐 적층이냐에 따라 같은 기술이 온도를 2도 올리기도 하고 2도 내리기도 합니다. 전력 분포를 무엇으로 가정했느냐가 열 페널티 지표를 크게 좌우합니다. 기판이 훨씬 얇은데도 핫스팟이 거의 더 뜨겁지 않은 구조가 있습니다. 면적을 맞춰 비교한 한 시뮬레이션에서는 굵은 수직 기둥보다 앞면 금속을 돌아가는 길이 나았고, 그 우위에도 게이트 피치 몇 개라는 구간이 붙습니다.

성능의 단위가 또 한 겹 내려갔습니다. 예전에는 트랜지스터를 얼마나 작게 만드느냐가 성능이었고, 그다음에는 조각을 어떻게 붙이고 무엇 위에 올려놓느냐가 성능이었습니다. 이제는 칩 안에서 전기가 내려오는 길과 열이 빠져나가는 길이 성능입니다. 그 두 길은 같은 실리콘을 지나서, 한쪽을 넓히면 다른 쪽이 좁아집니다.

근거 논문

• "2나노 이하 CPU의 후면 전력망별 전력·열 무결성" (2024) — DOI: 10.1109/iedm50854.2024.10873426 — 설계·평가 시뮬레이션. 직접 후면 접촉이 IR 드롭 91.3%↓(앞면 대비·동작 온도에서)면서 핫스팟 온도는 14% 최고. 결론은 승자가 아니라 절충 방법론.
• "RISC-V SoC의 시스템 수준 IR 드롭 영향" (2022) — DOI: 10.1109/impact56280.2022.9966707 — 특성화와 모델링. 100 mV가 최대 500 MHz, 1 GHz CPU에서 50% 저하. 패키지·보드·VRM이 최대 5.8%↑.
• "3D IC 층간 액체 냉각용 전기·유체 C4 연결" (2010) — DOI: 10.1109/ectc.2010.5490755 — 웨이퍼 단위 제작과 유체 밀봉. 100 W/cm²·100 A 이상은 당시의 전망치.
• "각스트롬 시대의 고급 로직 스케일링" (2026) — DOI: 10.1149/ma2026-01221255mtgabs — 초청 강연 요약. 실리콘 기판은 그동안 효과적인 열 확산판이었고 그 극단 박화가 핵심 우려. 다만 BSPDN이 열을 도울 수도 있다.
• "매립 전력 레일과 나노 TSV" (2022) — DOI: 10.1109/ectc51906.2022.00244 — 제작과 측정. 최종 실리콘 500 nm 미만 박화, 뒷면 정렬 10 nm 이내. W·Co·Ru별 저항 특성화, 측정과 시뮬레이션 일치.
• "양쪽 웨이퍼 면으로 매립 전력 레일에 연결한 핀펫" (2022) — DOI: 10.1109/ted.2022.3205561 — 소자는 제작·측정. IR 드롭 82%·96% 감소는 「예측」이고 기준 구성이 초록에 없다. 뒷면 공정 뒤 Ion 최대 8%/15%↑.
• "앞면·매립·뒷면 전력 레일 구조 비교" (2023) — DOI: 10.1109/islped58423.2023.10244504 — 설계 연구. 셀 높이 6→5→4트랙은 초록의 배경 문장. 잰 것은 게이트 용량 26%·40%↓, 칩 전체 전력 24%·30%↓, 플로어플랜 7%↓ + 추가 17%↓. ⚠️ 「3nm」은 제목에만 있다.
• "매립 전력 레일을 쓴 3나노 이하 표준 셀의 PPA" (2022) — DOI: 10.1109/ted.2021.3138865 — 보정된 계산. 묻으면 지연·천이 시간·내부 전력·핀 용량이 다 준다. 내부 전력이 느는 건 나노시트 채널 수를 늘릴 때. 핀 기반 셀 EDP는 묻지 않은 같은 셀보다 12%·매립 레일 나노시트 셀보다 10% 작다.
• "5나노 이하 노드의 매립 전력 레일과 후면 전력 총체 평가" (2022) — DOI: 10.1109/ted.2022.3186657 — Arm Cortex-A53 물리설계 벤치마크. 앞면+매립 25%/17%/21%, 뒷면 그리드 85%/30%/60%. 기준선이 초록에 없다.
• "2나노에서 뒷면 배선을 쓴 SRAM 매크로와 로직" (2021) — DOI: 10.1109/iedm19574.2021.9720528 — nTSV 제작·측정(≈20 Ω·≈0.04 fF). 뒷면을 신호에. SRAM 최대 44%·32%, 긴 배선 로직 셀 속도 최대 2.5배.
• "Xtacking 알루미늄 뒷면 배선의 응력이동" (2023) — DOI: 10.1109/irps48203.2023.10117817 — 실험과 수치해석. 낸드 적층 구조가 셀 웨이퍼 뒷면 Al 층으로 신호를 나른다. 정수압 응력과 SM 지표의 양의 관계.
• "CSCO — 후면 전력망을 고려한 클럭·신호 공동 최적화" (2026) — arXiv:2607.13700v1 (프리프린트) — 뒷면 자원은 유한해 클럭과 신호가 다투고, 앞면 전력-접지 차폐 상실로 신호 무결성이 나빠진다. 그러나 이 논문의 답은 뒷면 배선으로 결합 잡음·누화를 완화하는 것이고, 차폐 추가 없이 개선을 보고한다. 초록에 수치 없음.
• "CFET 후면 전력망 연결의 면적 보정 비교 — 앞면 연결의 우위" (2025) — DOI: 10.1109/ted.2025.3608778 — 3D-TCAD. 앞면 금속+전력 탭 셀이 기둥형 비아 대비 주파수 +2.2%·전력 −4.7%·면적 12%↓. 전력망은 여전히 뒷면, 스위트존은 게이트 피치 12~71개.
• "3D 적층과 다이 두께의 열 영향" (2014) — DOI: 10.1109/icecs.2014.7050086 — 히터·센서 내장 65 nm SoC 시험칩 두 판(메모리 적층 유무)의 측정·시뮬레이션 비교. 다이 두께는 탐색용 열 시뮬레이션으로만: 얇게 간 다이는 핫스팟을 악화시킬 수 있고, 갈지 않은 다이는 열 확산판으로 도울 수 있다.
• "BEOL·BSPDN 스택의 실험 검증된 열 모델링 예측" (2024) — DOI: 10.1109/ectc51529.2024.00084 — 모형 + 파운드리 테스트 비히클 검증. 18 nm 피치 12층 배선의 면 바깥 열저항을 금속·비아 밀도의 함수로 추정.
• "2.5D 패키지 위 후면 전력망의 양면 냉각 해석" (2024) — DOI: 10.1109/itherm55375.2024.10709471 — 모델링 비교. 열 병목을 열전도도 낮은 SiO₂ 접합층으로 지목. 양면 냉각으로 로직 최고 온도 22%↓.
• "트랜지스터-패키지 열 시뮬레이션과 핫스팟 완화" (2025) — DOI: 10.1109/iedm50572.2025.11353735 — 열 SPICE + 유한요소. 이 편에서 ΔT(=최고 온도−주변 온도)를 명시한 유일한 논문. 자기발열 2~9도, 핫스팟이 최대 ΔT의 27~53%, 완화책 넷 5%·5%·7%·23%.
• "GAAFET 기술에서 후면 전력망의 열 영향" (2025) — DOI: 10.1109/ted.2025.3569614 — SPICE 호환 동적 열 모형. 소자-회로 층위에서 뒷면 접점이 자기발열·기생을 더 잘 억제. 동적 성능은 기생이 지배, 자기발열은 HCI·BTI를 악화.
• "후면 전력망의 블록 수준·패키지 수준 열 평가" (2024) — DOI: 10.1109/ectc51529.2024.00166 — 히터·센서 테스트칩 실험과 모형. 뒷면 금속선을 온도 기울기 방향으로. 전력 분포 가정이 열 페널티 지표를 매우 크게 좌우한다. 단위셀에선 고열전도 유전체+고금속밀도 조합으로 개선.
• "다수 코어 SoC의 3D 적층·BEOL 열 해석" (2024) — DOI: 10.1109/isvlsi61997.2024.00018 — 시뮬레이션(64코어·140 W/cm²·A14). 후면 PDN이 2D에서 +2도, 3D 메모리-온-로직에서 −2도. MoL은 2D 대비 +5도, 3층은 +12도.
• "A14 후면 전력망 2D·3D IC의 PPA와 열" (2022) — DOI: 10.1109/iedm45625.2022.10019349 — 물리설계 기반 평가. 같은 주파수에서 2D 전력 57%↓·면적 8%↓. 국소 온도는 앞면 대비 약 40% 높을 수 있다(절대/상승분 미표기). CPU-온-CPU에서 위 다이 IR 드롭 +39%, 아래 다이 온도 +17% — 공동설계에 추가 과제가 생길 수 있다(저자 표현).
• "3D 시스템 집적 전력망에 미치는 부품 영향" (2009) — DOI: 10.1109/epeps.2009.5338465 — 전기-열 공동해석. 온도가 직류 IR 드롭에 미치는 영향은 무시할 수 없다. TIM·C4 밀도·적층 순서·전원 위치가 둘을 함께 바꾼다.
• "얇은 웨이퍼 공정의 최근 진전" (2013) — DOI: 10.1109/3dic.2013.6702341 — 계측 장비 개발. 임시 접합 단계의 웨이퍼는 이미 상당한 가치를 지닌다. 그래서 갈기 전에 접착제 두께·균일도·보이드를 재는 적외선 인라인 계측을 내놓는다.
• "극단 웨이퍼 박화와 나노 TSV 공정" (2020) — DOI: 10.1109/ectc32862.2020.00020 — 공정 실증과 측정. 총두께편차 70 nm 미만, 상단 CD 180×250 nm nTSV, 최대 99% 전기적 양품 연결.
• "Mo 충전 슬릿 나노 TSV로 뒷면 정렬을 완화한 후면 전력공급" (2024) — DOI: 10.1109/ted.2024.3487080 — 제작 실증. 자기정렬 슬릿 nTSV가 접합 중 격자 왜곡 탓에 가혹해진 뒷면 정렬 요구를 완화한다. 10 nm SiGe 식각 정지층, 배리어 없는 Mo 충전 최초.
• "얇은 웨이퍼 뒷면 TSV·RDL의 구리 CMP 난제" (2013) — DOI: 10.1109/3dic.2013.6702335 — 공정 개발. 세 가지 잔사 문제(총두께편차·가장자리·연삭 자국)와 그 각각의 해법(열경화성 접착제·저압+과연마·고부동태 슬러리).
• "N2 후면 전력망의 전기이동 — 성능·면적·신뢰성 절충" (2023) — DOI: 10.1109/iedm45741.2023.10413884 — 전기·열·응력 결합 시뮬레이션. BPR·TSVM·BSC를 W·Ru·Mo별로 비교. 고장 위치와 저항 열화가 여러 금속에서 실험과 잘 일치한다고 저자들이 적는다.
• "PowerVia를 쓴 Intel 4의 SRAM 설계" (2024) — DOI: 10.1109/isscc49657.2024.10454501 — 대량생산 실리콘 데이터. PowerVia로 인한 고유 수율·성능 고장 모드 없음. VMIN은 같거나 낫고 성능은 개선, 비트 밀도 2%↑. ⚠️ "성능 ≈6%·IR 드롭 ≈30%"는 이 논문이 인용한 다른 발표의 값이다.
• "3D IC 미세유체 히트싱크의 전기·열 결합 설계" (2011) — DOI: 10.1109/ectc.2011.5898797 — 설계·제작·열 시험. 현재의 액체 냉각은 웨이퍼 두께를 필연적으로 늘리는데 이는 TSV 기술의 추세와 반대다.
• "후면 전력망을 위한 열 완화 전략" (2024) — DOI: 10.1109/ectc51529.2024.00241 — 유한요소해석. 문제는 전력 그리드와 강제 냉각 사이 열저항 증가, 답은 BEOL 내 미세채널 + 칩 위 제트의 양면 냉각. 최고 온도 20% 이상 또는 약 20도↓, 대가는 유입 압력 2581 Pa.
• "이종 3D IC를 위한 층 내 냉각과 열 절연 기술" (2013) — DOI: 10.1109/3dic.2013.6702398 — 열 모델링(23:1 TSV는 제작). 프로세서 층 50→100 W/cm²에서 저전력 층 온도 상승이 절연 있으면 4도, 없으면 22도.
• "유동 셀 배열을 쓴 3D MPSoC의 열 인지 전력망 설계" (2019) — DOI: 10.1109/islped.2019.8824895 — 설계 프레임워크와 모형. 층간 액체가 냉각과 발전을 겸함. 최신 기법 대비 IR 드롭 최대 53%·30%↓, 최고 온도 52도 미만. 핫스팟이 있으면 개선 폭이 평균 대비 최대 21% 줄어든다.
• "3D 다이 적층 IC에서 TSV의 열 효과" (2011) — DOI: 10.1109/dsd.2011.70 — 유한요소해석. 칩 전체를 덮는 TSV 격자는 평균 온도를 약간만 떨어뜨리고, 국소 효과는 밀도뿐 아니라 배치 방식에 달려 있다.
• "3나노 너머 후면 전력망 소자-회로의 자기발열 효과" (2024) — DOI: 10.1109/irps48228.2024.10529350 — 열 RC 회로망 모형. 같은 설계의 앞면 PDN 대비 성능·안정성·면적이 낫다. 그러나 구조 특성 탓에 성능과 열 신뢰성의 공동설계가 추가 과제를 낳는다.
• "TRINITY — 3D 프로세서-메모리 적층의 성능·에너지·온도 관리" (2018) — arXiv:1808.09087v2 (프리프린트) — 시뮬레이터 기반. 「유효 열용량」 = 그 지점을 넘으면 전압·주파수를 올려도 성능이 더는 늘지 않는 발열량. 고정 주파수 대비 ED²P 최대 30%↑·코어 온도 최대 8 K↓, ondemand 거버너 대비 6 K↓·수명 신뢰성 최대 59%↑.