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전력선을 앞면에서 걷어 내 웨이퍼 뒷면으로 옮기면 전압 강하가 줄고 앞면이 비고 셀이 낮아진다. 그 값은 트랜지스터 밑 실리콘을 갈아 없애는 것으로 치르는데 — 매립 레일에 나노 관통 전극을 직접 착지시키는 한 방식은 최종 두께 500나노미터 아래까지 갔다 — 그 실리콘이 그동안 열을 옆으로 퍼뜨리는 판 노릇을 하고 있었다. 이 분야 근거는 대부분 시뮬레이션이고 실측은 소수인데, 그 시뮬레이션들이 말하는 청구서의 크기는 조건마다 다르다 — 같은 기술이 평면 칩에서는 최고 온도를 2도 올리고 메모리를 얹은 3차원 구조에서는 2도 내린다. 그리고 면적을 맞춰 재면 앞뒤를 잇는 길의 순위가 바뀐다.
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2나노보다 아래인 노드를 겨냥해 CPU를 두 종류로 설계하고, 거기에 전기를 끌어오는 구조 다섯을 차례로 붙여 본 논문이 있다. 앞면으로 끌어오는 전통적인 구조 하나와 웨이퍼 뒷면에서 끌어오는 넷이다. 그중 트랜지스터 바닥에 직접 접점을 내는 구조가 전기 쪽에서 압승했다. 전기가 목적지에 닿기까지 잃어버리는 전압이 앞면 구조의 8.7%에 그쳤다 — 91.3% 작았다는 뜻이다. 초록은 이 비교가 동작 온도에서 이뤄졌다고 적는다.
같은 초록의 몇 줄 위에 그 구조가 한 번 더 나온다. 다섯 중 가장 뜨거운 자리의 온도가 가장 높았다. 핫스팟은 칩 전체의 평균이 아니라, 한 부분만 유독 뜨거워진 좁은 자리다. 칩의 수명과 동작 한계를 정하는 것은 평균 온도가 아니라 가장 뜨거운 점 하나다. 그래서 평균이 괜찮다는 말은 대개 아무 말도 하지 않은 것과 같다. 이 구조의 핫스팟 온도는 앞면 구조보다 14% 높았고, 저자들은 이유까지 적어 두었다 — 웨이퍼를 극단적으로 얇게 갈았기 때문이다 (DOI: 10.1109/iedm50854.2024.10873426, 설계·평가 시뮬레이션).
가장 전기가 잘 통하는 행이 가장 뜨거운 행이었다. 이 글은 그 맞바꿈의 청구서를 따라간다.
먼저 통념부터. 배선은 앞면에 다 있고, 전력은 그중 위층의 굵은 선을 타고 내려오면 된다. 트랜지스터를 어떻게 만드느냐가 성능이었고, 전기를 먹이는 일은 부차적이었다.
읽기 전에 하나. 이 편이 인용하는 연구는 대부분 시뮬레이션이다. 유한요소해석, 소자 하나를 물리로 통째 계산하는 TCAD, 온도를 회로처럼 푸는 열 SPICE, 물리설계 흐름에 태운 평가. 실제로 만들어 잰 것은 소수다 — 대량생산에 들어간 SRAM, 웨이퍼를 갈아 본 공정 실증, 히터와 온도 센서를 박아 넣은 테스트칩, 히트싱크를 만들어 돌려 본 열 시험 정도다. 그래서 등급 라벨은 논문이 아니라 인용한 문장에 붙인다. 그리고 온도에 관한 규율 하나를 미리 세워 둔다. 「온도가 N% 올랐다」는 문장이 절대온도를 말하는지 주변온도 대비 상승분을 말하는지, 이 분야 초록은 자주 밝히지 않는다. 밝힌 논문이 하나 나오는데 그때 짚고, 안 밝힌 논문은 안 밝혔다고 적는다.
RISC-V CPU를 놓고 전원 공급망의 임피던스가 성능을 얼마나 먹는지 특성화한 연구가 있다. 답은 100밀리볼트가 목표 클럭을 최대 500메가헤르츠 깎을 수 있다는 것이었다. 1기가헤르츠짜리 CPU라면 성능이 절반으로 주저앉는다는 뜻이다. 같은 연구는 칩 바깥도 잰다 — 패키지·보드·전압 조정 모듈이 최대 5.8%를, 1볼트 공급이라면 0.058볼트를 더 얹고, 그것만으로 목표 클럭이 최대 250메가헤르츠 더 깎일 수 있다 (DOI: 10.1109/impact56280.2022.9966707, 특성화와 모델링).
여기서 깎인 그 전압에 이름이 있다. 전압 강하는 전기가 저항이 있는 선을 따라 흐르는 동안 힘을 잃어, 출발할 때보다 낮은 전압으로 도착하는 것이다. 수도관이 길고 좁으면 끝에서 나오는 물의 세기가 약해지는 것과 같다. 관을 굵게 하거나 짧게 하면 나아지는데, 칩 안에서는 그 굵은 관을 놓을 자리가 신호선이 갈 자리와 같은 곳이다. 흔히 IR 드롭이라 부르는 것이 이것이다.
왜 갑자기 커졌나. 흘려야 할 전류가 커졌기 때문이다. 3차원 적층 칩의 액체 냉각을 다룬 2010년 논문은 고성능 칩이 1제곱센티미터당 100와트 이상을 내뿜고 100암페어가 넘는 공급 전류를 요구하게 될 것이라고 적었다 (DOI: 10.1109/ectc.2010.5490755, 당시의 전망치).
그 전류를 나르는 굵은 선이 앞면에 있다. 2나노 노드를 다룬 논문은 그 상황을 앞면 배선층의 혼잡이라 적는다 — 미세화가 낳은 과제다 (DOI: 10.1109/iedm19574.2021.9720528, 저자들의 문제 진술). 전력선을 굵게 하면 신호가 갈 자리가 줄고, 가늘게 하면 전압이 떨어진다.
반대 방향의 고리도 있다. 각스트롬 시대의 로직 스케일링을 정리한 초청 강연 요약은 이렇게 적는다 — 전압 강하가 줄면 동작 전압을 낮출 수 있고, 그러면 전력밀도가 내려가 열이 덜 난다 (DOI: 10.1149/ma2026-01221255mtgabs, 초청 강연 요약·저자 표현은 "할 수 있다"). 전기와 열은 처음부터 한 고리다.
2022년, 한 연구진이 웨이퍼 한 장을 뒤집어 놓고 갈기 시작했다. 최종 실리콘 두께 500나노미터 미만까지. 그러고는 뒷면에서 구멍을 뚫어 앞면에 묻어 둔 전원선에 착지시켰는데 정렬 오차가 10나노미터보다 작았다. 텅스텐·코발트·루테늄으로 채워 저항을 쟀고, 측정값이 시뮬레이션과 잘 맞았다 (DOI: 10.1109/ectc51906.2022.00244, 제작과 측정).
이 공사에 이름이 있다. 후면 전력공급은 트랜지스터에 전기를 먹이는 배선을 앞면에서 걷어 내 웨이퍼의 뒷면으로 옮기고, 앞면은 신호 배선에만 내주는 방식이다. 건물 한쪽 벽에 전선과 통신선을 함께 붙여 두다가, 전선만 뜯어 건물 반대편 벽으로 옮기는 일과 같다. 두 선이 자리를 다투지 않게 되는 대신, 반대편 벽을 새로 쓸 수 있게 만드는 공사가 생긴다.
앞뒤를 잇는 수직 통로는 실리콘 관통 전극인데, 지름이 수백 나노미터라 나노 관통 전극이라 부른다. 그 통로가 착지할 자리도 필요하다. 매립 전력 레일은 트랜지스터 옆의 배선층에 얹혀 있던 전원선을, 트랜지스터 아래 실리콘 속으로 파 내려 묻어 둔 것이다. 천장에 매달려 있던 배관을 바닥 밑으로 내려 묻는 일과 같다. 천장이 그만큼 비고, 그 빈자리에 다른 것을 놓을 수 있게 된다.
같은 팀이 만든 핀펫에서 그 통로는 깊이 약 323나노미터였고, 매립 레일 저항은 뒷면 공정 뒤에도 변하지 않았다(텅스텐 충전을 개선하면 26~29% 낮아졌다). 다만 초록의 화려한 숫자 쪽은 성격이 다르다 — 2나노 설계규칙의 저전력 64비트 CPU 전력 히트맵에서 동적·정적 최악값이 각각 82%·96% 작을 것이라는 대목은 측정이 아니라 예측이고, 무엇과 견준 예측인지는 "어떤 기준 구성"이라고만 적혀 있다 (DOI: 10.1109/ted.2022.3205561, 소자는 제작·측정, 전압 강하는 예측).
이득은 전기에만 오지 않는다. 표준 셀의 높이는 배선 몇 가닥이 지나갈 폭인지로 세는데 — 트랙이다 — 전원선을 어디에 두느냐로 그 높이가 바뀐다. 앞면에 두면 6트랙, 묻으면 5트랙, 뒷면으로 넘기면 4트랙 — 한 비교 연구가 이 기술이 주목받는 이유로 배경에 적어 둔 것이다. 그 논문이 직접 잰 것은 그다음이다. 셀이 낮아진 만큼 게이트올어라운드 구조의 나노시트 폭도 줄일 수 있어 게이트 용량이 각각 26%·40% 줄고, 셀 내부 전력은 33%·40% 넘게 개선되며, 칩 전체 전력이 24%·30% 넘게 내려간다. 배치 면적은 앞면 대비 7%, 뒷면까지 가면 거기서 17% 더 줄었다 (DOI: 10.1109/islped58423.2023.10244504, 설계 연구. ⚠️ 「3나노」는 제목에만 있고 초록은 노드를 적지 않는다).
그런데 그 이득이 어느 손잡이에서 오는지는 갈라 봐야 한다. 3나노 표준 셀을 5나노 실제 칩에 맞춰 보정하고 계산한 연구는 전원선을 묻으면 지연도 천이 시간도 내부 전력도 핀 용량도 다 줄어든다고 먼저 적는다. 내부 전력이 느는 경우는 따로 있는데, 나노시트 셀에서 채널 수를 늘려 지연을 더 얻을 때다 — 미는 손잡이가 「묻는 것」이 아니라 「채널 수」다(앞 문단이 돌린 것은 나노시트 폭이었다). 그래서 이 논문이 세우는 대립은 다른 자리에 있다. 핀 기반 셀의 에너지-지연 곱은 묻지 않은 같은 셀보다 12%, 매립 레일을 쓴 나노시트 셀보다 10% 작았다 (DOI: 10.1109/ted.2021.3138865, 보정된 계산).
사다리 전체를 한 설계 흐름에 태워 본 연구도 있다. Arm Cortex-A53을 imec의 3나노급 공정 규칙으로 물리설계까지 돌린 벤치마크인데, 앞면 전력망에 전원선만 묻으면 온칩 전압 강하 25%, 칩 밖 전압 출렁임 17%, 가드밴드 전압 21%가 내려갔다. 전력망 자체를 뒷면으로 옮기면 같은 세 값이 85%·30%·60%가 됐다 (DOI: 10.1109/ted.2022.3186657, 물리설계 흐름 벤치마크). ⚠️ 다만 이 백분율들이 무엇을 기준선으로 삼았는지는 초록에 적혀 있지 않다.
뒷면을 전력에만 쓰라는 법도 없다. 2나노 노드에서 뒷면을 신호 배선에 써 본 연구는 나노 관통 전극을 만들어 저항 약 20옴·정전용량 약 0.04펨토패럿을 쟀고, SRAM 매크로의 긴 배선을 뒷면으로 넘기니 성능과 전력효율이 앞면 대비 최대 44%·32% 좋아졌다고 보고한다. 긴 배선을 모는 로직 셀에서는 속도가 최대 2.5배, 에너지효율이 60% 올랐다 (DOI: 10.1109/iedm19574.2021.9720528, nTSV는 제작·측정).
그리고 이건 종이 위의 구상만이 아니다. 한 낸드 제조사의 적층 구조는 메모리 셀 웨이퍼 뒷면에 알루미늄 배선 한 층을 두고 신호를 나른다. 그 배선의 응력이동 — 금속 원자가 응력을 받아 밀려나며 선이 끊기는 고장 — 을 다룬 연구는 실리콘 기판이 그 신뢰성에 미치는 영향을 실험과 수치해석으로 함께 파고들었다 (DOI: 10.1109/irps48203.2023.10117817, 실험과 시뮬레이션).
그런데 앞면의 전력망은 전기를 나르는 일만 하고 있던 게 아니었다. 뒷면 전력망을 전제로 클럭과 신호 배선을 함께 최적화하는 틀을 제안한 2026년 프리프린트가 그 자리를 짚는다. 뒷면에 생긴 배선 자원은 유한해서 클럭과 신호 사이에 나눠 써야 하고, 게다가 앞면의 전력-접지 차폐가 사라지면서 신호 무결성이 심하게 나빠진다는 것이다. 앞면의 굵은 전원선과 접지선은 그동안 신호선 사이에 서서 간섭을 막아 주고 있었던 것이다. 다만 이 논문은 자기가 그 문제를 완화한다고 보고한다 — 뒷면 배선을 거꾸로 활용해 결합 잡음과 누화를 줄였고, 차폐를 따로 더 넣지 않고도 타이밍과 주파수와 신호 무결성이 개선됐다는 것이다 (arXiv:2607.13700v1, 프리프린트·초록에 수치 없음).
더 정면으로 겨눈 논문도 있다. n형과 p형 트랜지스터를 위아래로 포개는 차세대 구조에서, 뒷면 전력망에 닿는 세 가지 연결 방식을 면적을 맞춰 비교한 3D-TCAD 연구다. 기둥처럼 긴 관통 비아, 선 모양 관통 비아, 그리고 앞면 금속선과 전력 탭 셀을 거쳐 앞뒤를 잇는 방식. 세 번째가 이겼다 — 같은 전력에서 주파수 2.2% 높고, 같은 주파수에서 전력 4.7% 낮았다. 셀 높이를 줄여도 성능이 유지된 반면 긴 관통 비아 쪽은 저항과 기생 용량이 늘어 나빠졌고, 주파수를 손해 보지 않으면서 면적을 12% 줄일 수 있었다. (DOI: 10.1109/ted.2025.3608778, 3D-TCAD 시뮬레이션).
⚠️ 이 논문을 오독하기 쉬운 자리가 여기다. 제목이 "앞면 연결의 우위"라고 해서 전력을 다시 앞면으로 돌리자는 말이 아니다. 전력망은 여전히 뒷면에 있고, 앞뒤를 잇는 길을 굵은 수직 기둥으로 뚫을 것이냐 앞면 금속을 타고 돌아갈 것이냐를 겨룬 것이다. 그리고 그 우위에는 조건이 붙어 있다 — 전력 탭 셀을 끼워 넣을 여유가 나오는 게이트 피치 12~71개 구간이라야 한다.
2014년, 한 팀이 65나노 시스템 칩에 히터와 온도 센서를 심고 그 위에 메모리를 얹었다. 그 결론에 이 글의 핵심이 들어 있다. 실리콘 관통 전극을 쓰려고 얇게 간 다이는 열을 옆으로 퍼뜨리는 능력이 줄어 핫스팟을 악화시킬 수 있고, 반대로 얇게 갈지 않은 적층 다이는 열 확산판 노릇을 해 문제를 덜어 줄 수 있다 (DOI: 10.1109/icecs.2014.7050086, 측정과 시뮬레이션).
웨이퍼 박화는 회로를 다 만든 실리콘 판의 뒷면을 갈아 내, 원래 두께의 수백 분의 일까지 얇게 만드는 공정이다. 회로는 판의 맨 윗면 얇은 층에만 들어 있고 나머지는 그것을 떠받치는 살이다. 뒷면에서 배선을 끌어오려면 그 살을 거의 다 깎아 내야 한다.
열저항은 어떤 층이 열을 밖으로 내보내기를 얼마나 싫어하는지를 나타내는 값이다. 같은 두께라도 솜이불은 열저항이 크고 알루미늄 판은 작다. 칩 안에서 열이 나가려면 여러 층을 차례로 지나야 하는데, 그 층들의 열저항이 차례로 더해진다. 그리고 자기발열은 트랜지스터가 스스로 흘린 전류 때문에 자기 자신이 데워지는 것이다. 옆 회로가 뜨거워서 덩달아 데워지는 것과는 다르다. 그래서 대책도 달라진다 — 칩을 통째로 식히는 일과, 소자 하나가 제 열을 어디로 버리느냐는 서로 다른 문제다.
각스트롬 시대를 정리한 그 초청 강연 요약이 같은 자리를 더 분명히 적는데, 도움 쪽을 먼저 적는다 — 뒷면으로 옮기면 남은 앞면 배선층의 열저항이 낮아지고 뒷면 금속층이 열을 옆으로 더 잘 퍼뜨릴 수 있어서, 후면 전력공급이 일부 열 문제를 도울 수도 있다는 것이다. 그러고는 「그러나」로 돌아선다. 트랜지스터 아래의 실리콘 기판은 그동안 효과적인 열 확산판 노릇을 해 왔고, 그것을 극단적으로 갈아 내거나 아예 없애는 데서 오는 자기발열이 핵심 우려라는 것이다 (DOI: 10.1149/ma2026-01221255mtgabs, 초청 강연 요약·저자 표현은 "할지도 모른다").
앞면 배선층은 왜 열을 못 흘리나. 18나노 금속 피치의 12층 배선을 놓고 면 바깥 방향 열저항을 금속선·비아 밀도와 유전체 열전도도의 함수로 추정한 해석 모형이 있다. 이 모형의 유전체 물성과 비아 연결 구성은 파운드리 테스트 비히클로 실험 검증됐다 (DOI: 10.1109/ectc51529.2024.00084, 모형 + 실험 검증).
병목을 더 좁게 지목한 연구도 있다. 그 열 병목을 열전도도가 낮은 이산화규소 접합층 탓으로 보고, 위에서 제트로 식히고 아래에서 미세채널로 식히는 양면 냉각을 제안한 모델링 연구는 그렇게 하면 로직의 최고 온도를 22% 낮출 수 있다고 보고한다 (DOI: 10.1109/itherm55375.2024.10709471, 모델링 비교). 열이 막히는 자리가 실리콘만이 아니라 이산화규소 접합층이기도 하다는 뜻이다.
온도 숫자를 읽는 법을 가르쳐 주는 논문이 하나 있다. 나노시트와 적층 소자의 열을 열 SPICE로 풀고 유한요소해석과 이어 붙여 트랜지스터에서 패키지까지 한 줄로 계산한 2025년 연구인데, 이 논문은 자기가 쓰는 ΔT가 최고 온도에서 주변 온도를 뺀 값임을 못 박는다. 그 눈금 위에서 트랜지스터의 자기발열은 ΔT에 2~9도를 보태고, 핫스팟 하나가 최대 ΔT의 27~53%를 차지하며, 소자를 포개는 구조는 나란히 두는 구조보다 최대 ΔT가 27~25% 높다. 완화책 네 가지 — 배선층의 더미 비아, 질화알루미늄 접합 산화막, 열 전용 비아, 그리고 후면 전력공급 안의 고열전도 유전체 — 는 각각 최대 ΔT를 5%·5%·7%·23% 줄인다 (DOI: 10.1109/iedm50572.2025.11353735, 열 SPICE와 유한요소해석).
도입에서 본 논문은 트랜지스터 바닥에 직접 접점을 내는 구조가 핫스팟 온도가 가장 높다고 적었다. 그런데 게이트올어라운드 소자의 열을 본 다른 논문은 정반대로 들리는 말을 한다 — 뒷면 접점 구조가 자기발열과 기생 성분을 더 잘 억제하고, 배선층 중간에 관통 전극을 두는 구조 쪽이 성능 열화를 크게 겪는다는 것이다 (DOI: 10.1109/ted.2025.3569614, SPICE 호환 동적 열 모형). 모순이 아니다. 앞은 칩 수준의 핫스팟 온도이고, 뒤는 그 초록이 스스로 「소자-회로 층위」라 적은 자기발열이다. 층위가 다르면 순위도 달라진다. 다만 두 논문은 서로를 인용하지도 반박하지도 않는다 — 각자 밝혀 둔 층위에서 우리가 읽어 낸 화해다. 앞 절의 마지막 논문이 ΔT를 정의한 것은 친절이 아니라 필요였다 — 이 분야 논문들이 내놓는 온도 숫자는 서로 다른 것을 재고 있다.
같은 논문에 더 중요한 문장이 있다. 회로의 동적 성능을 지배하는 것은 자기발열이 아니라 기생 성분이고, 자기발열은 대신 열 캐리어 주입이나 바이어스 온도 불안정성 같은 열화 메커니즘을 악화시킨다. 열이 먹는 것은 주로 속도가 아니라 수명이라는 뜻이다.
히터와 온도 센서를 내장한 테스트칩으로 뒷면 금속층의 열 확산을 직접 잰 연구는, 실험에서 뒷면 금속선을 온도 기울기 방향으로 놓는 편이 열 확산에 더 효과적임을 찾아냈다. 그리고 패키지 수준 결과에 이렇게 적는다 — 전력 분포를 무엇으로 가정했느냐가 후면 전력공급의 열 페널티 지표를 매우 크게 좌우하므로, 정확한 해석을 하려면 그 가정이 먼저 정의돼 있어야 한다 (DOI: 10.1109/ectc51529.2024.00166, 테스트칩 실험과 모형). 청구서의 액수는 가정이 정한다는 말이다. 같은 연구는 줄이는 길도 낸다 — 뒷면 금속 스택에 열전도도 높은 유전체와 높은 금속 밀도를 함께 쓰면 열 성능이 나아진다는 것이 단위셀 결과다.
가정이 정한다는 것을 숫자로 보여 주는 사례가 있다. 64코어 시스템 칩을 1제곱센티미터당 140와트로 놓고 적층 구조와 배선층을 흔들어 본 시뮬레이션인데, 후면 전력망을 넣으면 평면 칩에서는 온도가 2도 오르고, 메모리를 로직 위에 얹은 3차원 구조에서는 2도 내려간다 (DOI: 10.1109/isvlsi61997.2024.00018, 시뮬레이션). 같은 기술의 부호가 뒤집힌다. 같은 연구는 메모리-온-로직이 평면 기준선보다 최고 온도가 5도 높고, 3층으로 쌓으면 12도 높아져 열전달 효율을 33% 더 끌어올려야 한다고도 적는다.
A14 노드에서 동일 설계를 앞뒤로 각각 구현해 비교한 연구의 숫자는 또 다르다. 후면 전력공급을 쓴 CPU의 국소 온도가 앞면 대비 약 40% 더 높을 수 있다는 것인데 — ⚠️ 절대온도인지 상승분인지 초록이 밝히지 않는다 — 같은 논문의 이득 쪽도 함께 읽어야 한다. 같은 주파수에서 2D 칩의 전력이 57% 작고, 면적이 8% 줄었다. 그리고 CPU 위에 CPU를 얹고 전원을 아래, 냉각기를 위에 둔 구조에서 위쪽 다이는 전압 강하가 39% 크고 아래쪽 다이는 온도가 17% 높다. 두 지표가 반대 방향을 가리켜 전력 무결성과 열 신뢰성의 공동설계·최적화에 추가 과제가 생길 수 있다는 것이 저자들의 맺음말이다 (DOI: 10.1109/iedm45625.2022.10019349, 물리설계 기반 평가).
그러니 이 절의 숫자들을 한 줄에 놓지 말 것. 40%는 국소 온도, 14%는 핫스팟 온도, 2도는 칩 최고 온도, 22%는 로직 최고 온도다. 노드도 전력맵도 냉각 경계조건도 다르고, 절대온도인지 상승분인지도 통일돼 있지 않다. 도입의 표에도 이미 그 경고가 들어 있었다 — 같은 논문에서 전력 비아 방식은 매립 레일 방식보다 기판이 훨씬 얇은데도 핫스팟 온도가 더 낮았다. 옆면 접촉 구조와 뒷면 금속 밀도 덕분이라는 것이다. 얇기만으로 열이 정해지지 않는다.
마지막 고리는 2009년 논문이 이미 닫아 두었다. 3차원 적층 시스템의 전기와 열을 함께 푼 이 해석은 온도가 직류 전압 강하에 미치는 영향을 무시할 수 없다고 적는다. 열계면 물질의 열전도도, 범프 밀도, 다이를 쌓은 순서, 전원이 붙은 위치가 최종 전압 강하와 핫스팟 온도를 동시에 바꾼다 (DOI: 10.1109/epeps.2009.5338465, 파라미터화 전기-열 공동해석). 열이 저항을 올리고, 저항이 전압 강하를 키우고, 전압 강하를 메우려 전압을 올리면 다시 열이 난다.
얇은 웨이퍼 공정을 정리한 2013년 논문에 이런 문장이 있다: "임시 접합 단계에 이른 웨이퍼는 이미 수많은 공정을 지나왔기 때문에 그 자체로 상당한 가치를 지닌다." 갈기 직전의 그 판이 이미 가장 비싼 물건이라는 뜻이다. 그래서 이 논문이 내놓은 것은 경고가 아니라 도구다 — 갈기 전에 접착제 두께와 균일도와 접합 보이드를 한 번에 재서 합격·불합격을 가르는 적외선 인라인 계측 (DOI: 10.1109/3dic.2013.6702341, 계측 장비 개발).
수율이라는 말이 여기 걸린다. 그 판에 결함이 생기면 그때까지 들인 공정 전부가 함께 버려진다. 그래서 후면 공정의 어려움은 전부 얼마나 고르게 갈 수 있느냐로 수렴한다. 2020년의 공정 실증은 웨이퍼 전체에 걸쳐 총 두께 편차 70나노미터 미만의 서브마이크로 박화를 해냈고, 상단 지름 180×250나노미터의 나노 관통 전극을 뚫어 앞뒤를 이었으며, 만든 구조에서 최대 99%의 전기적 양품 연결을 측정했다 (DOI: 10.1109/ectc32862.2020.00020, 공정 실증과 측정).
정렬은 또 다른 문제다. 웨이퍼를 붙이는 동안 격자가 미세하게 뒤틀려 뒷면 패턴의 정렬 요구가 가혹해진다. 2024년의 한 실증은 그 요구를 완화하는 쪽으로 답했다 — 앞면 노광으로 매립 레일 위에 자기정렬시킨 긴 슬릿 모양의 나노 관통 전극을 쓰면 뒷면 정렬 여유가 생긴다. 여기에 10나노미터 두께의 실리콘게르마늄 식각 정지층에서 정확히 멈추는 박화 순서를 붙였고, 배리어 없는 몰리브덴 충전 나노 관통 전극을 처음으로 실증했다 (DOI: 10.1109/ted.2024.3487080, 제작 실증).
얇은 웨이퍼 뒷면에서 구리를 화학적 기계 연마로 깎을 때의 어려움을 셋으로 정리한 논문이 있다. 접착제가 탈가스·변형돼 두께 편차가 커지며 다이 안에 남는 잔사, 웨이퍼가 깨질까 봐 힘을 약하게 줘서 가장자리에 남는 잔사, 연삭 자국 오목부에 남는 구리. 그리고 이 논문은 세 가지 해법도 함께 내놓는다 — 열가소성 대신 열경화성 접착제, 저압에 고속 슬러리 과연마를 더하되 부식은 피하기, 오목부에는 부동태가 강한 슬러리 (DOI: 10.1109/3dic.2013.6702335, 공정 개발).
그러면 이 모든 공정을 겪은 트랜지스터는 멀쩡한가. 앞서 본 핀펫 제작 논문의 답은 그렇다는 쪽이다 — 뒷면 공정과 추가 열처리를 거친 뒤 켜짐·꺼짐 전류 특성이 비슷하거나 오히려 좋았고, 열처리 선택에 따라 켜짐 전류가 최대 8%·15% 높았다 (DOI: 10.1109/ted.2022.3205561).
남는 것은 시간이 걸려 드러나는 고장이다. 전기이동 — 전류가 오래 흐르며 금속 원자를 밀어내 선이 끊기는 현상 — 을 전기·열·응력 결합 모형으로 다룬 연구는 세 가지 후면 구조를 텅스텐·루테늄·몰리브덴별로 비교해 2나노 노드에서 고장까지의 시간을 예측한다. 시뮬레이션이지만 고장 위치와 저항 열화가 여러 금속에서 실험과 잘 맞았다고 저자들이 적는다 (DOI: 10.1109/iedm45741.2023.10413884, 결합 시뮬레이션·실험과 대조).
그리고 실제로 팔린 물건이 있다. Intel 4 공정에서 후면 전력 통로를 쓴 108·124메가비트 SRAM인데, 저자들의 가장 무거운 문장은 성능 수치가 아니다 — 대량생산 실리콘 데이터가 이 기술로 인한 고유한 수율 고장 모드나 성능 고장 모드가 없음을 확인해 준다는 것이다. 비교 대상 설계와 견줘 최소 동작 전압은 같거나 나았고 성능은 개선됐으며 비트 밀도는 2% 높았다. ⚠️ 같은 초록에 자주 인용되는 "성능 약 6% 향상, 전압 강하 약 30% 감소"는 이 논문이 참고문헌으로 끌어온 다른 발표의 값이지 이 SRAM의 측정값이 아니다. 그리고 저자들은 SRAM에는 로직과 다른 고유한 절충이 있어 비트셀과 주변 회로를 따로 설계해야 한다고 적는다 (DOI: 10.1109/isscc49657.2024.10454501, 대량생산 실리콘 데이터).
열이 나갈 길이 막혔다면 냉각수를 칩 안으로 들이자는 생각이 자연스럽다. 그 생각을 실제로 만들어 시험한 2011년 논문이 이 글에서 가장 곤란한 문장을 적어 두었다. "현재의 액체 냉각 기술은 웨이퍼 두께를 필연적으로 늘리는데, 이는 관통 전극 기술의 추세와 반대다." 이들은 관통 전극의 성능을 해치지 않는 히트싱크를 설계해 만들고 공랭과 비교해 열 시험을 했으며, 히트싱크 형상이 관통 전극의 정전용량에 미치는 영향까지 함께 보고했다 (DOI: 10.1109/ectc.2011.5898797, 설계·제작·열 시험).
이 편의 두 축이 여기서 정면으로 부딪힌다. 전기를 뒤로 돌리려면 얇아야 하고, 물을 들이려면 두꺼워야 한다.
후면 전력공급을 겨냥한 냉각 설계도 있다. 제목부터 완화 전략이고, 문제 진술은 CPU의 전력 그리드와 칩 위 강제 냉각 사이의 열저항이 크게 늘었다는 것이다. 저자들의 답은 배선층이 3차원 미세채널 냉각기와 닮았다는 데서 착안한 배선층 내 미세채널 + 칩 위 제트의 양면 냉각이다. 유한요소해석 결과 283켈빈·초속 0.06미터의 물을 넣으면 최고 온도가 20% 이상, 약 20도 내려간다 — 균일 발열이든 실제 전력맵이든. 그 대가는 2581파스칼의 유입 압력이다 (DOI: 10.1109/ectc51529.2024.00241, 유한요소해석. 20%와 20도를 함께 준 드문 경우다).
때로는 열을 흘리는 게 아니라 막아야 한다는 반전도 있다. 뜨거운 프로세서 층과 온도에 민감한 저전력 층을 함께 쌓을 때, 프로세서 층에는 미세유체 냉각을, 저전력 층에는 공기나 진공 공동으로 열 절연을 넣는 설계다. 프로세서 층의 전력밀도를 1제곱센티미터당 50와트에서 100와트로 올릴 때 저전력 층의 온도 상승이 열 절연이 있으면 4도, 없으면 22도였다 (DOI: 10.1109/3dic.2013.6702398, 열 모델링. 종횡비 23대 1의 관통 전극은 실제로 만들었다).
전기와 열을 한 채널에서 해결하려는 시도도 있다. 층 사이 액체가 냉각과 발전을 겸하는 구조인데, 최신 설계 기법 대비 전압 강하를 최대 53%·30% 개선하고(각각 60와트·190와트 다이) 최고 온도를 52도 아래로 유지하면서 관통 전극 면적을 더 쓰지 않는다고 보고한다. 다만 같은 논문이 한정어를 붙인다 — 핫스팟이 있으면 그 전압 강하 개선 폭이 평균 대비 최대 21%까지 줄어든다 (DOI: 10.1109/islped.2019.8824895, 설계 프레임워크와 모형).
열만 흘리는 전용 관통 전극은 더 단순해 보이지만, 유한요소해석은 기대를 낮춘다. 칩 전체를 덮는 전극 격자는 평균 온도를 약간만 떨어뜨렸고, 국소적으로는 밀도뿐 아니라 어떻게 배치했느냐에 효과가 달려 있었다 (DOI: 10.1109/dsd.2011.70, 유한요소해석).
⚠️ 이 절의 등급을 한 번 더 짚는다. 방금 나온 냉각 방식들은 이 코퍼스에서 대부분 모형이거나 실험실 시제품이다. 「그래서 쓰이고 있다」로 넘어갈 자리가 아니다.
도입의 그 표에 이 글 전체가 들어 있다. 다섯 행 가운데 전기가 가장 잘 통하는 행이 가장 뜨거운 행이었고, 저자들이 거기서 끌어낸 결론은 승자 지목이 아니었다. 설계와 공정을 함께 최적화하는 방법론에 따라 전력 무결성 예산을 어떻게 배분할지 절충했다는 것이 이 논문이 실제로 내놓은 것이다 (DOI: 10.1109/iedm50854.2024.10873426).
3나노 너머에서 자기발열을 본 다른 연구의 결론도 같은 모양이다. 같은 설계를 전통적인 앞면 전력공급으로 구현한 것과 견주면 성능도 안정성도 면적도 낫다. 그러나 바로 이어서 적는다 — 그 독특한 구조 특성 때문에 회로 성능과 열 신뢰성의 공동설계·최적화가 추가 과제를 낳는다 (DOI: 10.1109/irps48228.2024.10529350, 열 RC 회로망 모형).
그 값이 결국 무엇을 제한하는지는 오래전에 이름이 붙었다. 3차원 프로세서-메모리 적층의 성능·에너지·온도를 함께 관리한 연구는 「유효 열용량」이라는 개념을 꺼낸다 — 그 지점을 넘어서면 전압과 주파수를 더 올려도 성능이 더는 늘지 않는 발열량이다. 이들의 제어기는 고정 주파수 대비 에너지-지연제곱 곱을 최대 30% 개선하고 코어 온도를 최대 8켈빈 낮췄으며, 리눅스의 온디맨드 거버너와 같은 에너지효율에서 6켈빈 낮아 수명 신뢰성을 최대 59% 높였다 (arXiv:1808.09087v2, 프리프린트·시뮬레이터 기반).
우리는 이 모양을 이미 안다. 전력 때문에 켤 수 없는 실리콘을 다크 실리콘이라 부른다. 유효 열용량은 열이 정하는 다크 실리콘이다.
그러니 이 편의 답은 「후면이 이긴다」가 아니다. 전기를 뒤로 돌리면 전압 강하가 줄고 앞면이 비고 셀이 낮아진다 — 그건 여러 논문이 서로 다른 방법으로 같은 방향을 가리킨다. 그리고 그 값이 세 곳에서 청구된다. 열로(갈아 없앤 실리콘이 열 확산판이었다), 공정으로(이미 비싼 웨이퍼를 고르게 갈아야 한다), 신뢰성으로(자기발열이 먹는 것은 주로 속도가 아니라 수명이다).
청구서의 크기는 조건이 정한다. 평면 칩이냐 적층이냐에 따라 같은 기술이 온도를 2도 올리기도 하고 2도 내리기도 한다. 전력 분포를 무엇으로 가정했느냐가 열 페널티 지표를 크게 좌우한다. 기판이 더 얇은데도 핫스팟이 더 시원한 구조가 있다. 면적을 맞춰 재면 앞뒤를 잇는 길의 순위가 바뀌고, 그 순위에도 게이트 피치 몇 개라는 조건이 붙는다.
성능의 단위가 또 한 겹 내려갔다. 예전에는 트랜지스터를 얼마나 작게 만드느냐가 성능이었고, 그다음에는 조각을 어떻게 붙이고 무엇 위에 올려놓느냐가 성능이었다. 이제는 칩 안에서 전기가 내려오는 길과 열이 빠져나가는 길이 성능이다. 그 두 길은 같은 실리콘을 지난다. 한쪽을 넓히면 다른 쪽이 좁아진다.
등급 라벨은 논문이 아니라 인용한 문장에 붙였다. 아래 요지 줄의 등급은 그 논문 전체의 성격이다.